基于FPGA的RISC微处理器的设计与实现

20世纪80年代初兴起的RISC技术一直是计算机发展的主流，RISC微处理器的一些基本理论则是计算机领域的重要基础常识，但具体实现仍有难度。电子设计自动化(Electronic Design Automation，简称EDA)是现代电子设计的核心技术。利用EDA技术进行电子系统设计的主要目标是完成专用集成电路(ASIC)的设计，而现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)是实现这一途径的主流器件。现场可编程通用门阵列(Field Program mableGateArray，简称FPGA)的内部具有丰富的可编程资源。FPGA外部连线很少、电路简单、便于控制。FPGA目前已达千万门标记(10million-gatemark)，速度可达200～400MHz。本文介绍了一种基于FPGA技术用VHDL(VHSICHardw are Description Language)语言实现的8位RISC微处理器，并给出了仿真综合结果。

微处理器功能、组成及指令集

本文设计的RISC微处理器遵循了RISC机器的一般原则：指令条数少而高效、指令长度固定、寻址方式不超过两种、大量采用寄存器、为提高指令执行速度、指令的解释采用硬联线控制等等。

RISC微处理器的功能和组成

微处理器是整个计算机系统的核心，它具有如下基本功能：指令控制、操作控制、时间控制、数据加工。本文设计的微处理器主要由控制器、运算器和寄存器组成，还包括程序计数器、译码器等一些其他的必要逻辑部件。控制器是发布命令的“决策机构”，即完成协调和指挥整个计算机系统的操作。相对于控制器而言，运算器接受控制器的命令而进行动作，即运算器所进行的全部操作都是由控制器发出的控制信号来指挥的，所以它是执行部件。存储器是记忆设备，存储单元长度是8位，用来存放程序和数据。

微处理器的指令集

微处理器的指令长度为16位定长，每条指令占两个存储单元，寻址方式仅有立即寻址、直接寻址两种。该RISC微处理器选取了使用频度较高的8种指令LDA、STO、JMP、ADD、AND、XOR、SKZ、HLT等。指令操作码占用指令字的高4位，预留了空间，便于以后指令集的扩展。指令周期是由8个时钟组成，每个时钟都要完成固定的操作。部分典型指令的操作流程图如图1所示。

关键模块的设计

RISC微处理器是一个复杂的数字逻辑电路，但其基本部件的逻辑并不复杂，可以把它分为时钟产生器、指令寄存器、累加器、算术逻辑单元、数据控制器、状态控制器、程序计数器、地址多路器等单元来考虑。在硬件验证时还需要建立一些如ROM/RAM和地址译码器等必要的外围器件。以下是几个关键模块的设计。

时钟产生器的设计

时钟产生器Pulse产生的电路如图2所示，计算机的协调动作需要时间标志，它用时序信号体现，时钟产生器正是产生这些时序信号的器件。图2中时钟产生器利用外来时钟信号clk产生一系列时钟信号clk1，fetch，aluclk等，并送往微处理器的其他部件。rst控制着微处理器的复位和启动操作，当rst一进入高电平，微处理器就结束现行操作，并且只要rst停留在高电平状态，微处理器就维持复位状态。rst回到低电平后在接着到来的fetch上升沿启动微处理器开始工作。

由于时钟产生器对微处理器各种操作实施时间上的控制，所以其性能好坏从根本上决定了整个微处理器的运行质量。本设计采用的同步状态机的设计方法，使得clk1，fetch，alu_clk在跳变时间同步性能上有显著提升，为整个系统性能的提高打下良好的基础。

状态控制器的设计

状态控制器的电路图如图3所示。从实现的途径看，RISC微处理器与一般的微处理器的不同之处在于，它的时序控制信号的形成部件是用硬布线逻辑实现而不是采用微程序控制。由于器件本身设计比较复杂，且对各个控制信号的时序有严格要求，所以其VHDL程序用有限状态机FSM来实现。

结构体程序如下：

architecturertlofstatctlis
typemystateis(st0，st1，st2，st3，st4，st5，st6，st7)；
signalcurstate：mystate；
begin
process(clk1，ena)
begin
iffallingedge(clk1)　then
if(ena=’0’)then

curstate<=st0；　incpc<=’0’；
　
load_acc<=’0’；　loadpc<=’0’；　

rd<=’0’；　wr<=’0’；　loadir<=’0’；　

datactlena<=’0’；　halt<=’0’；

else

case　curstate　is

when　st0　=>......

when　st1　=>......

when　st2　=>......

when　st3　=>cur_state<=st4；

if(opcode=hlt)then......

else......

whenst4=>curstate<=st5；

if(opcode=jmp)then......

elsif(opcode=addoropcode=ann

oropcode=xoooropcode=lda)then

elsif(opcode=sto)then...else...

when　st5　=>curstate<=st6；

if(opcode=addoropcode=annor

opcode=xoooropcode=lda)　

then......

elsif(opcode=skzandzero=’1’)

then......

elsif(opcode=jmp)　then......

elsif(opcode=sto)　then......

else......

when　st6　=>curstate<=st7；

if(opcode=sto)then......

elsif(opcode=addoropcode=ann

oropcode=xoooropcode=lda)　

then......

else......

when　st7　=>curstate<=st0；

if(opcode=skzandzero=’1’)then......

else......

when　others=>......

endcase；

endif；

endif；

endprocess；

endrtl；