使用Verilog实现基于FPGA的SDRAM控制器

(2) CMD命令解析模块

该模块对CMD指令进行判断，其结果就是输出相应的操作指令信号给命令响应模块。例如，CMD为001时，则会输出do_read信号为1，CMD为010时，则会输出do_write信号为1，在同一时刻，只会输出一种有效的的操作指令。

此外，该模块内含用以预设某些模式参数的模式寄存器，主要包括三类：第一类是SDRAM模式控制寄存器，在LOAD_MODE指令时，将该寄存器的值送入SDRAM的模式寄存器中，以控制SDRAM的工作模式。第二类是SDRAM控制器的参数寄存器(LOAD_REG1)，使得SDRAM控制器的工作方式与外部的SDRAM器件的工作方式匹配。第三类是SDRAM的刷新周期控制寄存器，该寄存器预设用户定义的自动刷新计数值，用于SDRAM的刷新周期预设。上述三类寄存器的预设值都是系统控制接口模块在初始化时通过SADDR传送给来的。

(3) 命令响应模块

该模块的作用是根据从CMD命令解析模块得到的操作指令，做出符合SDRAM读写规范的操作动作，来进行用户期望的操作；给出数据选通信号OE，来控制数据通路模块(写操作时OE为1，读操作时OE为0)。此外，该模块把系统非复用的地址ADDR处理为SDRAM复用的地址，分时送给SA、BA。程序中地址复用方法为：

assign raddr = ADDR[ROWSTART + ROWSIZE -1:ROWSTART] //raddr为行地址
assign caddr = ADDR[COLSTART + COLSIZE -1:COLSTART] //caddr为列地址
assign baddr= ADDR[BANKSTART +`BANKSIZE -1:BANKSTART]//baddr为BANK地址
(ROWSTART、COLSTART、BANKSTART分别为行、列、块在ADDR中的起始位)

在程序中，WRITEA和READA的CMD指令实际隐含了ACTIVE命令，所以该模块在收到do_write或do_read指令后，会先进行激活动作，经过初始化配置规定的CAS延迟时间之后再进行读写动作。例如初始化时，模式字规定CAS＝2，BURST LENGTH=PAGE，则从命令接口模块收到do_write=1后，会先做出激活动作并给出行地址(发出RAS_N=0，CAS_N=1，WE_N=1，SA=raddr)，过2个时钟延迟后，再做出写动作并给出列地址(发出RAS_N=1，CAS_N=0，WE_N=0，SA=caddr)。

此外，收到各类操作指令后，该模块会反馈给CMD命令解析模块cmdack信号为1，并最终反馈到系统控制接口模块的CMDACK信号为1，如果没有收到任何操作指令，则cmdack=0，CMDACK信号为0。

(4) 数据通路模块

该模块受OE信号的控制，使数据的进出和相应的操作指令在时序上同步。OE为1时，数据可由DQ脚写入SDRAM，OE为0时，数据可从SDRAM的DQ脚读出。

控制器的使用及仿真时序

根据系统设计对SDRAM读写要求的不同，对控制器进行简单的参数修改(主要是初始化时模式内容字的设置)，即可使对SDRAM的控制符合自己的要求。该控制器使得系统对SDRAM的操作非常简单。以写操作为例，初始化结束后，只要SDRAM空闲，系统就会收到SDRAM_FREE有效信号，此时可以发出FPGA_WR指令，同时给出ADDR地址信息，在收到反馈的FDATA_ENABLE有效后,系统将数据通过DAIN写到SDRAM中去，即完成写操作，系统无须关心SDRAM的刷新和预充。仿真时序图如图4、图5和图6所示，在写和读时序中，CAS=2，BURST LENGTH=PAGE，DC表示无关(Don’t care)。







仿真结果表明，该控制器可以使得系统对SDRAM的控制非常简单、方便。

结束语

在实际应用中，使用ALTERA公司的Cyclone FPGA器件进行设计，设计输入采用Verilog来完成，实现了上述的SDRAM控制器接口电路。此外，由于采用了参数化设计思想，对特定容量的SDRAM的特定工作模式而言，只要根据其器件参数进行设定，该控制器就可以适用特定SDRAM的特定工作模式，具有一定的通用性。