基于FPGA的高速FIFO电路设计

高速采集数据传输过程

在高速采集时，读时钟频率等于写时钟频率，当启动触发传输时，触发传输长度为门控信号长度，直到将FIFO内部数据传输完毕，触发结束标志由almost_empty决定，当alomost_empty有效时，停止触发传输，触发传输过程如图6所示。



结语

采用高速异步FIFO作为数据采集缓存，应用范围十分广泛。特别是在高速数据采集系统中，在外接存储器时，采集数据首先要经过缓存才能存入外部存储器，采用FPGA自生成FIFO就能够满足要求。本方案充分利用FIFO的特点，通过控制电路优化设计，解决了读写时钟的异同问题，提高了电路的工作效率。

参考文献：

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　　[2] 候伯亨, 顾新. VHDL硬件描述语言与电路设计[M]. 西安：西安电子科技大学出版社, 1997
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作者：栗永强 中国电子科技集团公司第41研究所   时间：2010-04-19