异步FIFO结构及FPGA设计
时间：03-09
来源：互联网
点击：
4 电路优点的分析
由图7可见，该电路最大的瓶颈为二进制到格雷码和比较器的延时之和。由于这两个组合逻辑的延时都很小，因此该电路的速度很高。经测试，在Xilinx的FPGA中，时钟频率可达140MHz。另外，由于将异步的满信号加了一级锁存，从而输出了可靠而稳定的标志。
5 总结
在实际工作中，分别用图4、图5与图7中所示的逻辑实现了一个256×8的FIFO。综合工具为SYNPLIFY7.0，由Foundation Series 3.3i布局布线后烧入Xilinx公司的WirtexEV100ECS144。三者的性能指标比较见表1。
表1 三种不同设计的比较
由表1可知，图7所示的异步FIFO的电路速度高，面积小，从而降低了功耗，提高了系统的稳定性
参考文献
1. clifford E Cummings Synthesis and Scripting Techniques for Designing Multi-Asynchronous Clock Designs
2. Shirish Sathaye.Ramakrishnan K K.Henry Yang FIFO Design for a High-speed Network Interface 1994
3. Seitz C L Introduction to VLSI Systems 1980
4. 沙燕萍.皇甫伟.曾烈光 异步FIFO的VHDL设计 [期刊论文] -电子技术应用2001(6)
作 者： 东南大学 吴自信 张嗣忠
来 源： 单片机与嵌入式系统应用
由图7可见，该电路最大的瓶颈为二进制到格雷码和比较器的延时之和。由于这两个组合逻辑的延时都很小，因此该电路的速度很高。经测试，在Xilinx的FPGA中，时钟频率可达140MHz。另外，由于将异步的满信号加了一级锁存，从而输出了可靠而稳定的标志。
5 总结
在实际工作中，分别用图4、图5与图7中所示的逻辑实现了一个256×8的FIFO。综合工具为SYNPLIFY7.0，由Foundation Series 3.3i布局布线后烧入Xilinx公司的WirtexEV100ECS144。三者的性能指标比较见表1。
表1 三种不同设计的比较
| 逻辑设计方式 | 时钟频率/MHz | 有效结果输出频率/MHz | slice数目/个 |
| 图4所示逻辑 | 160 | 78.9 | 17 |
| 图5所示逻辑 | 160 | 92 | 15 |
| 图7所示逻辑 | 160 | 140 | 13 |
由表1可知，图7所示的异步FIFO的电路速度高，面积小，从而降低了功耗，提高了系统的稳定性
参考文献
1. clifford E Cummings Synthesis and Scripting Techniques for Designing Multi-Asynchronous Clock Designs
2. Shirish Sathaye.Ramakrishnan K K.Henry Yang FIFO Design for a High-speed Network Interface 1994
3. Seitz C L Introduction to VLSI Systems 1980
4. 沙燕萍.皇甫伟.曾烈光 异步FIFO的VHDL设计 [期刊论文] -电子技术应用2001(6)
作 者： 东南大学 吴自信 张嗣忠
来 源： 单片机与嵌入式系统应用
集成电路 电路 比较器 仿真 Xilinx FPGA VHDL 电子 单片机 嵌入式 相关文章：
- 周立功：如何兼顾学习ARM与FPGA(05-23)
- 初学者如何学习FPGA(08-06)
- 为何、如何学习FPGA(05-23)
- FPGA 重复配置和测试的实现(08-14)
- 适用于消费性市场的nano FPGA技术(09-27)
- 赛灵思“授之以渔”理论：危机中如何巧降成本(06-04)
射频专业培训教程推荐
栏目分类