基于FPGA的DVI/HDMI接口实现
时间:05-13
来源:互联网
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基于ECP2M的接收功能实现
DVI/HDMI参考设计有发送和接收功能。在接收端,ECP2M利用内置模块SERDES恢复T M DS信号,通过SERDES内的时钟和数据恢复(CDR)电路完成这个处理。CDR电路将每个串行的T M DS通道转换至10位,并将具有同步时钟的数据传送至FPGA接口,然后在FPGA中进行数据处理达到同步。这要求有三个级别的同步,分别是在本文中称为“字节对齐”的10位同步、通道调整、多通道对齐。文章的后面讨论这些步骤。接下来是自动检测正在运行的数据流的分辨率(480p、720p、1080p或1080i),并调整物理编码子层(PCS)参数。当在这些分辨率之间动态切换时,应保证优化运行。针对发送端,没有必要进行字节和通道对齐。10位模式的PCS是用来使数据串行化,并与液晶显示屏通信。
ECP2M/ECP3的CMLSERDES输入(见图3的接收信号流)收到T M DS三个通道的信号(0、1,和2)数据。由于DVI/HDMI的信号不采用标准的8B/10B编码,SERDES后面的PCS设置成10位模式(旁路)。T M DS信号传输使用对本协议唯一的四个对齐的字符(不同于8B/10B方式)。串行器与SERDES的CDR传递10位的原始数据,FPGA进行字节对齐。DVI/HDMI链路连接能以多个不同的频率发送数据,自动检测逻辑被用来检测正在传送的是哪种分辨率,并配置PCS以便在SERDES锁相环中实现锁定。
一旦10位数据在FGPA中,执行上述定义的三个步骤(字节对齐、通道对齐、多通道对齐)是必须的。字节对齐:设计确定在数据流的哪里是10位数据字节的开始和结束。在FPGA结构中使用有限状态机(FSM)来完成这一任务。把数据流的第一个和第二个10位组合在一起,形成一个20位的总线;然后分解至9位、10位总线。在这一阶段,数据与对齐的字符进行比较,当字符顺序发生了8次(称为单通道对齐),同步信号有效。状态图如图4所示。
基于ECP2M的发送功能实现
ECP2M传送锁相环有最佳的操作范围,预定义的范围为:Low、MedLow、 Med、MedHigh 和High。通过SCI总线,所有这些范围在ECP2M中都是动态配置的。因为有各种各样的显示分辨率,针对理想的输出率,DVI/HDMI参考设计必须有SERDES组。例如,如果要求一个720p的HDMI显示,即742.5Mbps,SERDESPCS必须设置在适当的范围(MedLow)。显示的数据是放置在一个由DVI/HDMI参考设计定义的FIFO中。同步从三个T M DS的每个通道中读取数据,然后将FIFO的数据移至PCS,再用SERDES进行传输。PCS设置成10位模式,串行输出FIFO的数据。在这一阶段,采用合适的时钟,数据将被转换为新的T M D S 流,使接收器恢复信号,如果配上显示器,就会出现图像。具体原理见图5。
这个DVI/HDMI参考设计是经过检验和验证的,并遵守相关规范。莱迪思已经实现了DVI环回演示,展示了设计的功能。可用ECP2M50E-SEVSERDES评估板和其它硬件来进行演示,莱迪思半导体公司提供评估板和其他硬件。除了电路板之外,系统演示还需要DVI至SMA的接口卡、各种DVI和SMA电缆、一个DVI源和监视器。整个演示和测试设置如图6所示。
利用内置的SERDES和可以从莱迪思半导体公司得到的参考设计,ECP2M可以成功地实现接收和/或传送DVI/HDMI接口功能。通过使用FPGA技术和参考设计,设计人员能够很快地实现设计的其余部分,并无缝地连接到一个DVI/ HDMI接口,以满足他们自己的特殊要求。
DVI/HDMI参考设计有发送和接收功能。在接收端,ECP2M利用内置模块SERDES恢复T M DS信号,通过SERDES内的时钟和数据恢复(CDR)电路完成这个处理。CDR电路将每个串行的T M DS通道转换至10位,并将具有同步时钟的数据传送至FPGA接口,然后在FPGA中进行数据处理达到同步。这要求有三个级别的同步,分别是在本文中称为“字节对齐”的10位同步、通道调整、多通道对齐。文章的后面讨论这些步骤。接下来是自动检测正在运行的数据流的分辨率(480p、720p、1080p或1080i),并调整物理编码子层(PCS)参数。当在这些分辨率之间动态切换时,应保证优化运行。针对发送端,没有必要进行字节和通道对齐。10位模式的PCS是用来使数据串行化,并与液晶显示屏通信。
ECP2M/ECP3的CMLSERDES输入(见图3的接收信号流)收到T M DS三个通道的信号(0、1,和2)数据。由于DVI/HDMI的信号不采用标准的8B/10B编码,SERDES后面的PCS设置成10位模式(旁路)。T M DS信号传输使用对本协议唯一的四个对齐的字符(不同于8B/10B方式)。串行器与SERDES的CDR传递10位的原始数据,FPGA进行字节对齐。DVI/HDMI链路连接能以多个不同的频率发送数据,自动检测逻辑被用来检测正在传送的是哪种分辨率,并配置PCS以便在SERDES锁相环中实现锁定。
图3:HDMI/DVI链路的原理框图。
一旦10位数据在FGPA中,执行上述定义的三个步骤(字节对齐、通道对齐、多通道对齐)是必须的。字节对齐:设计确定在数据流的哪里是10位数据字节的开始和结束。在FPGA结构中使用有限状态机(FSM)来完成这一任务。把数据流的第一个和第二个10位组合在一起,形成一个20位的总线;然后分解至9位、10位总线。在这一阶段,数据与对齐的字符进行比较,当字符顺序发生了8次(称为单通道对齐),同步信号有效。状态图如图4所示。
图4:接收同步的状态图。
基于ECP2M的发送功能实现
ECP2M传送锁相环有最佳的操作范围,预定义的范围为:Low、MedLow、 Med、MedHigh 和High。通过SCI总线,所有这些范围在ECP2M中都是动态配置的。因为有各种各样的显示分辨率,针对理想的输出率,DVI/HDMI参考设计必须有SERDES组。例如,如果要求一个720p的HDMI显示,即742.5Mbps,SERDESPCS必须设置在适当的范围(MedLow)。显示的数据是放置在一个由DVI/HDMI参考设计定义的FIFO中。同步从三个T M DS的每个通道中读取数据,然后将FIFO的数据移至PCS,再用SERDES进行传输。PCS设置成10位模式,串行输出FIFO的数据。在这一阶段,采用合适的时钟,数据将被转换为新的T M D S 流,使接收器恢复信号,如果配上显示器,就会出现图像。具体原理见图5。
图5:DVI/HDM传输原理图。
这个DVI/HDMI参考设计是经过检验和验证的,并遵守相关规范。莱迪思已经实现了DVI环回演示,展示了设计的功能。可用ECP2M50E-SEVSERDES评估板和其它硬件来进行演示,莱迪思半导体公司提供评估板和其他硬件。除了电路板之外,系统演示还需要DVI至SMA的接口卡、各种DVI和SMA电缆、一个DVI源和监视器。整个演示和测试设置如图6所示。
图6:DVI/HDMI参考设计的演示和测试设置。
利用内置的SERDES和可以从莱迪思半导体公司得到的参考设计,ECP2M可以成功地实现接收和/或传送DVI/HDMI接口功能。通过使用FPGA技术和参考设计,设计人员能够很快地实现设计的其余部分,并无缝地连接到一个DVI/ HDMI接口,以满足他们自己的特殊要求。
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