CAN总线位定时参数的确定

引言

CAN总线是一种有效支持分布式控制和实时控制的、多主的异步串行通信网络。由于CAN总线具有较强的纠错能力，支持差分收发，适合高噪声环境，具有较远的传输距离，并且Philips和Intel等半导体公司都有支持CAN通信协议的集成器件。CAN总线已经在各个领域中得到了广泛应用。

在CAN通信协议中规定，通信波特率、每个位周期的取样位置和个数，都可以自行设定。这样的设计理念，为用户在自己的应用中，优化网络通讯性能提供了空间。为了通过设定位定时参数来优化网络通信性能，必须清楚位定时参数与参考时钟误差和系统内信号延迟的关系。如果位周期内的取样位置偏后，将能够容忍较大的信号传输延迟，相应的，总线传输距离可以延长；而如果周期内的取样位置接近中间，则可以容忍系统的节点间的参考时钟误差。但这显然是矛盾的，为了协调这种矛盾，必须对位定时参数进行优化位置。

图1 位周期结构图

通过对CAN总线位定时参数进行研究，找到矛盾的关键所在，就能够对其进行优化，从而提高通信系统的整体性能。下面以Philips公司的独立通信控制器 SJA1000为例，进行研究。

1 相关定义

1.1 位周期的组成

波特率（fbit）是指单位时间内所传输的数据位的数量，一般取单位时间为1s。波特率由通信线上传输的一个数据位周期的长度（Tbit）决定，如下式所示。
Fbit=1/Tbit    （1）

根据Philips公司的独立通信控制器，一个位周期由3个部分组成：同步段（tSYNC_SEG）、相位缓冲段1（tTSEG1）和相位缓冲段2（tTSEG2）。
Tbit=tSYNC_SEG+tTSEG1+tTSEG2     (2)

所有这些时间段，都有一个共同的时间单元——系统时钟周期（TSCL）。具体到SJA1000，TSCL由总线时序寄存器的值来确定。 SJA1000有2个总线时序寄存器，即总线时序寄存器0（BTR0）和总线时序寄存器1（BTR1）。这2个寄存器有自己不同的功能定义，共同作用决定总线的通信波特率。

总线时序寄存器0 定义波特率预设值BRP（共6位，取值区间[1,64]和同步跳转宽度SJW（共2位，取值区间[1,4]）的值。位功能说明如表1所列。

表1

bit7	bit6	bit5	bit4	bit3	bit2	bit1	bit0
SJW.1	SJW.0	BRP.5	BRP.4	BRP.3	BRP.2	BRP.1	BRP.0

CAN的系统时钟周期TSCL，可以由BRP的数值为决定，计算公式如下：
TSCL=2TCLK×BRP=2TCLK×(32BRP.5+16BRP.4+
8BRP.3+4BRP.2+2BRP.1+1BRP.0+1)    （3）
其中TCLK为参考时间的周期。
TCLK=1/fCLK    （4）

为了补偿不同总线控制器的时钟振荡器之间的相位偏移，任何总线控制器必须在当前传送的相关信号边沿重新同步。同步跳转宽度定义了每一位周期可以被重新同步缩短或延长的时钟周期的最大数目。
tSJW=TSCL×（2×SJW.1+1×SJW.0+1）  （5）

总线时序寄存器1 定义每个位周期长度采样点的位置和在每个采样点的采样数目。位功能说明如表2所列，其中SAM意义见表3。

表2

bit	bit	bit	bit	bit	bit	bit	bit
SAM	TSEG2.2	TSEG2.1	TSEG2.0	TSEG1.3	TSEG1.2	TSEG1.1	TSEG1.0

表3

位	值	功    能
SAM	0	三倍：总线采样三次：建议在中/低速总线（A和B级）使用，有处于过滤总线上毛刺
	1	单倍：总线采样一次；建议使用在高速总线上（SAEC级）

TSEG1（共4位，取值区间[1,16]）和TSEG2（共3位，取值区间[1,8]）决定了每一位时钟数目和采样点的位置。这里
tSYNC_SEG=1×TSCL（此时间段固定） （6）
tTSEG1=TSCL×(8×TSEG1.3+4×TSEG1.2+2×TSEG1.1+1×TESG1.0+1)    (7)
tTSEG2=TSCL×(4×TSEG2.2+2×TSEG2.1+1×TESG2.0+1)    (8)
位周期的标量值（NBT）定义为，SYNC_SEG（同步段系统时钟周期数）、TSEG1（相位缓冲段1系统时钟周期数）、TSEG2（相位缓冲段2系统时钟周期数）之和。这决定了它的取值区间为[3,25]，在1个取样点时，最小值一般取4；在3个取样点时，最小值一般取5。
NBT=Tbit/TSCL=SYNC_SEG+TSEG1+TSEG2    (9)

位周期的一般结构如图1所示。



1.2 参考时钟误差

在系统中，每一个节点都有自己独立的参考时钟。由于制造工艺、运行时间及环境温度的变化，这些时钟的实际频率往往偏离预期的频率值。我们称这种偏差为参考时钟误差（Δf）。FCLK,max/min表示参考时钟频率的最大值或最小值，fCLK,rat表示参考时钟频率的额定值。

相应的系统时钟周期也会有误差。TSCL,min表示系统时钟周期最小值，TSCL,max表示系统时钟周期最大值，TSCL,rat表示系统时钟周期额定值。由于Δf<<1，可以进行近似。
TSCL，min=(TSCL,rat)/(1+Δf)≈TSCL,rat×(1-Δf)    （11）
TSCL，max=(TSCL,rat)/(1-Δf)≈TSCL，rat×(1+Δf)     (12)

1.3 传输延迟

CAN总线采用无破坏性的基于优先权的仲裁机制。在这种机制下，传输延迟至关重要。如果传输延迟时间过长，将导致无效的访问仲裁。传输延迟时间由物理总线延时（tBUS）、总线驱动器延时（ttran）和其它设备传输延迟（toth）共同决定。其它设备包括通信控制器、隔离光耦等。
tprop=2×(tBUS+ttran+toth)
传输延迟的标量值（PROP）可以由公式（14）得到。
PROP=tprop/TSCL     (14)

1.4 同步

通过同步机制，可以消除由于相位误差带来的影响，保证信息正确解码。有两种同步方式：硬同步和重同步。

硬同步仅发生在报文开始时，在一个空闲期间，总线上的所有控制器在一个SYNC_SEG段从隐性位到显性位的跳变沿上，初始化自己的位周期定时，执行一次硬同步。

重同步发生在报文位流发送期间，每一个隐性位到显性位跳变沿后。重同步根据引起同步边沿的相位误差，要么增加tTSEG1，要么减少 tTSEG2，使采样点处于恰当的位置。同步边沿的相位误e，由相对于同步边沿的位置而定，以系统时钟周期（TSCL）。其它定及重同步处理方式如下：
e=0，同步边沿发生在SYNC_SEG内；
e>0，同步边沿发生在TSEG1内；
e<0，同步边沿发生在TSEG2内。

如果引起重同步的边沿相位误差e的幅值小于或等于tSJW编程数值，则得同步导致位时间缩短或延长，与硬同步的作用一样；如果e为正值，且幅值大于tSJW，则增加tTSEG1值为tSJW；如果e为负值，且幅值大于tSJW，则减少值为tSJW。