16纳米及以下制程节点的良率与成本

应对未来制程控制挑战的策略

在朝16纳米以下设计节点进军时，半导体制造商面临摩尔定律(Moore's Law)的诸多挑战。在技术层面上，存在与整合新技术相关的诸多复杂因素(如多重图形、3D结构、新材料、复杂光罩、制程步骤的数量增加)。在经济层面 上，这些多种技术融合让晶圆厂控制成本的压力更大；晶体管成本与比例因子(scaling factor)、制造成本和良率有关。随着制造、设计、开发和微影成本的增加，半导体制造商取得摩尔定律成本目标的最佳解决方案为快速提升良率。

在尝试快速提升良率时，IC制造商必须克服围绕设计强韧度与制程容许范围的诸多问题。在设计层面上，工程师必须能够发现和评估设计缺点，以便推动改进，从而确保设备设计与制造技术在生产中是稳定的。

在 16纳米以下的设计节点中，所需的图形重迭预算(pattern overlay budget)为小于等于4.5纳米，临界尺寸规格为~2纳米，制程容许范围极窄。为推动满足这些严格的图形化规格(图4)所需的变更，工程师需要了解图 形化错误的整厂性来源(fab-wide sources)和变异性对制程容许范围的影响。



图4 对于先进多重图形技术，图形化错误的来源是整厂性的─同时发生在微影单元的内部与外部。为满足极为严格的重迭与临界尺寸规格，工程师必须设法减少制程变化的整厂性来源。

对于在成本目标中应对复杂技术挑战的这一环境，制程控制至关重要。开发必要的制程控制解决方案具有挑战─这需要巨大的创新和在半导体业界多个部门之间的密切 协作。这不仅对开发可提供先进的检测与度量系统效能的新技术很重要，也对追求朝向全面性制程控制解决方案的创新至关重要─这些策略将制程控制系统结合在一 起，从而使它们可以在晶圆厂中连同智能分析系统共同处理所产生的大量复杂资料。这些制程控制“系统中的系统”，可帮助晶圆厂透过快速设计验证和制程容许范围发现、扩展和控制快速提升良率。

缺陷发现的目标为检测和识别严重影响良率的缺陷，以突显开发阶段的设计问题和生产阶段的制程漂移。发现系统(discovery system)凭借宽带电浆光学缺陷检测系统上的NanoPoin技术利用设计信息发现最严重影响良率的图样缺陷。

Surfscan SP5无图形(unpatterned)晶圆检测系统透过检测微小的原片缺陷来帮助避免良率问题，这些缺陷可能扭曲先进3D组件(如FinFET晶体管和 垂直NAND闪存)的后续薄膜与图形结构。最后，eDR-7110电子束审查与分类系统可以确定2920系列与Surfscan检测器所检测到的缺 陷。透过生成有关严重纳米级缺陷的综合信息，缺陷发现解决方案可帮助晶圆厂的工程师描述、优化和监控先进制程，以便缩短上市时间。

5D 图形化解决方案的目标是帮助IC制造商在先进组件上实现最佳的图形化。借助目前复杂的多重图形与隔离层间距分割技术，图形化错误不再与微影单元有关。图形 化错误可能来自整厂性来源，如与扫描仪焦点错误直接有关的CMP所导致的晶圆变形。5D解决方案利用多种类型的度量系统来确定和控制图形化变异的整厂性来源，并透过智能分析系统来处理产生的数据。

该系统解决方案的关键组成部分为回馈(feed back)和前馈(feed forward)度量资料能力(图5)。回馈回路已用于多个设计节点。



图 5 KLA-Tencor的5D图形化控制解决方案透过实施多个数据回路来帮助优化图形化。现有的回馈回路(蓝)已存在于多个设计节点中，并对制程变化进行检测和补偿。经过优化的新回馈回路(绿)可以更早地侦测制程变化。创新的前馈回路(橙)利用度量系统从源头测量变更，然后将该数据前馈至后续制程步骤。  

这种利用整厂性全面测量值与智能回馈组合以及前馈控制回路的5D解决方案，可帮助晶圆厂的工程师扩大制程容许范围并减轻这些窗口中的变化，最终获得更好的图形化结果。

这些综合制程控制解决方案对IC业界的成功至关重要，它们透过使工程师可以更快和更经济有效地解决广泛的制程问题来实现高良率并快速提高良率。在发展时必须维持创新与协作生态系统，以确保可以开发出能够应对IC制程与成本挑战的新制程控制系统与解决方案。