分析、优化和消除带VCO的锁相环在高达13.6 GHz处的整数边界杂散

作者：Robert Brennan，ADI公司

锁相环 (PLL) 和压控振荡器 (VCO) 输出特定频率的RF信号，理想情况下此信号应当是输出中的唯一信号。但事实上，输出中存在干扰杂散信号和相位噪声。本文讨论最麻烦的杂散信号之一——整数边界杂散——的仿真与消除。

仅可工作在鉴频鉴相器参考频率整数倍的PLL和VCO组合 (PLL/VCO) 称为整数N分频PLL。具有更精细频率步进的PLL/VCO称为小数N分频PLL。小数N分频PLL/VCO灵活性更高，使用更广。小数N分频PLL能以参考速率调制PLL中的反馈路径，从而实现该目标。小数N分频PLL/VCO相比鉴相器参考频率虽然具有更为精细的频率步进，但它会产生称为整数边界杂散 (IBS) 的杂散输出。整数边界杂散发生在PLL鉴频鉴相器参考（或比较）频率 (fPFD) 的整数倍（1、2、3 … 20、21 …）之处。例如，假设fPFD = 100 MHz，则整数边界杂散将位于100 MHz、200 MHz、300 MHz … 2000 MHz、2100 MHz。在所需VCO输出信号为2001 MHz的系统中，IBS将位于2000 MHz——相比所需信号偏移1 MHz。由于PLL系统的有效采样，这种偏移1 MHz的IBS混叠至所需信号的两侧。因此，当所需输出为2001 MHz时，杂散信号将位于2000 MHz和2002 MHz。

整数边界杂散不受欢迎的两个主要原因：

    如果它们距离载波（期望信号）频偏小，则IBS功率会对相位噪声积分产生贡献。
    如果它们距离载波（期望信号）频偏大，则IBS将调制/解调相邻通道至目标通道，导致系统失真。

在某些系统中，高整数边界杂散会导致部分输出通道无法使用。如果某个系统在特定频谱带宽内有1000个通道，并且10% 通道内的杂散信号高于某个功率水平，那么这100个通道可能无法使用。在频谱带宽成本高昂的协议中，如果有10%的通道不可用，那么这将是一种浪费。

当整数边界离开目标输出频率而落在PLL带宽内的时候，整数边界杂散最强。也就是说，如果输出频率为2000.01 MHz，并且环路带宽为50 kHz，则IBS最大。随着输出频率远离整数边界，IBS功率也随之以可计算和可重复的形式下降。ADI公司的全新免费仿真器——ADIsimFrequencyPlanner——采用这种可预测的特性来精确仿真整数边界杂散功率（及其它）。

图1显示了最差情况下的整数边界杂散功率，此时各输出频率范围为1900 MHz至2150 MHz（1 MHz步进频率）。可以看到，在2001 MHz时，最差情况IBS功率为 –70 dBc（载波功率以下70 dB）。在2000 MHz处没有IBS，因为输出频率落在整数边界上。IBS功率随着载波远离整数边界而下降，直到载波开始接近下一个整数边界。

落在两个整数边界（图1中的2049 MHz和2051 MHz）之间的一半处的杂散信号，属于二阶整数边界杂散。二阶整数边界杂散出现在整数边界之间的一半位置。通常情况下，二阶IBS比一阶IBS低10 dB至20 dB。ADIsimFrequencyPlanner可以仿真一阶、二阶、三阶、四阶和五阶整数边界杂散。


图1. 1900 MHz至2150 MHz范围内各输出频率的最差情况整数边界杂散功率（1 MHz频率步进；100 kHz环路带宽；HMC830）。

假设某个调制方案声明整数边界杂散功率高于 –80 dBc的通道不可用；那么，图1中大约有10% 的通道将不再可用。为了解决这个问题，ADIsimFrequencyPlanner可以优化PLL/VCO配置以便降低（并且在大多数情况下消除）整数边界杂散。前文提到整数边界杂散发生在PFD频率的整数倍之处，并且在靠近载波频率时最大。如果可以改变PFD频率，使PFD频率的整数倍落在足够大的载波频率偏移频率处，那么IBS功率将下降至不会产生问题的水平。这就是ADIsimFrequencyPlanner算法所做的事情——ADIsimFrequencyPlanner计算一阶到五阶整数边界杂散的相对功率，并找到最优解决方案，使VCO输出的整数边界杂散最低。

如何改变PFD频率？一般而言，在PLL/VCO系统中，PFD频率是固定的。然而，对于大部分可编程时钟分配源、PLL参考输入分频器和PLL小数N分频调制器架构来说，现在可以轻松改变每个输出通道的PFD频率了。

在推荐的解决方案中，我们采用新型时钟生成和分配芯片HMC7044。HMC7044具有14个超低噪声输出，每个输出均集成可编程分频器。通过将这些输出之一连接到PLL参考输入，然后对输出分频器按需进行编程，则参考频率阵列便可用于PLL。

HMC7044是时钟分配系统，可用于针对ADC、DAC和其它系统元件采用多种同步时钟的应用。无需那么多输出的较简单应用可以使用更为简单的替代方案，比如HMC832或ADF4351——这两款器件均为集成式PLL和VCO芯片。

然后，在PLL参考输入端，参考输入分频器（R分频器）可按需编程，将可用参考频率阵列分为更大的PFD频率阵列（PFD频率是R分频器输出端的频率）。多亏了PLL内置的高阶小数N分频调制器，改变PFD频率不会妨碍得到所需的输出频率。此外，PLL的可编程电荷泵电流可用来补偿PFD频率的变化，因此可以保持恒定环路带宽。


图2. PFD频率选择框图。

示例：