电源完整性关键设计实现介绍

作者：Chang Fei Yee，是德科技(Keysight)

随着物联网(IoT)和5G行动宽带应用的兴起，预计总体数据流量将会迅速增长，400G以太网络(400GbE)作为新一代有线通讯标准，能够有力支持这一趋势。在400GbE通讯的实施中，其电气接口在8信道上传输4电平脉冲幅度调制(PAM4)讯令。每信道50Gbps，总共8个信道结合起来，使以太网络的总带宽可以达到400Gbps。IEEE802.3bs定义了使用50Gbps(即25GBaud)PAM4讯令的400GbE的电气规范。

PAM4具有4种数字幅度电平，如图1所示。与NRZ相比，PAM4的优势是每个电平或符码都包含两个信息bit，在相同的波特率下，吞吐量是NRZ的两倍。

图1 NRZ与PAM4的对比。在相同的波特率下，PAM4的吞吐量是NRZ的两倍。

一旦PDN上的开关噪声耦合至收发器集成电路(IC)的电源层，传输讯号中将感应到抖动，这可能会增加接收IC中的bit误码率。为了让噪声波纹保持在较小水平，符合设计规范，PDN阻抗应低于目标阻抗。目标阻抗由公式1决定。

公式中： Vripplemax = 电源轨上的最大波纹； Imax = 由集成电路载入的最大电流。

为了最大限度降低PDN阻抗，要特别关注去耦电容、互连电感和电源平面电容等印刷电路板(PCB)组件。去耦电容应安装在靠近高速收发器电源接脚的位置，以减少PDN阻抗，进而在噪声耦合进收发器IC封装电源平面之前，减少来自外部源(如稳压器和其他开关IC)的噪声，高速收发器电源接脚的噪声将低于10mVpp。为赛灵思(Xilinx)FPGA上的高速收发器电源接脚推荐的最小电容数量如表1所示，在靠近每个高速收发器电源组(即MGTAVCC、MGTAVTT和MGTVCCAUX)的位置都安装了1个4.7μF陶瓷电容器。

表1 为Xilinx FPGA上的高速收发器电源接脚推荐的电容数量。

当互连电感减少时，PDN阻抗会相应降低。互连电感主要由走线(连接电容的贴装焊盘与过孔)的寄生电感引起。根据图2所示的印刷电路板的剖面图，每个互连回路(图中标示为回路1、2、3)中都会形成互连电感。去耦电容器要尽量安装在靠近IC电源接脚的位置，以最大限度减少互连电感。

图2 印刷电路板内的互连电感。

当印刷电路板迭层中的电源平面和接地面之间形成的平面电容增加时，PDN阻抗会降低。参见图3所示的平面电容基础模型和公式2，透过缩小平行面之间的厚度，增加电源平面与接地面之间并行面的面积，或使用具有较大介电常数的基片，电容会相应升高。

公式中： εr = 基片的介电常数； εo = 真空介电常数； w = 铜片宽度； l = 铜片长度； d = 基片厚度。

图3 印刷电路板迭层中的平面电容基础模型。

根据指南，印刷电路板上走线长度达到8英吋的PAM4通道在14GHz和28GHz分别具有低于10dB和20dB的插入损耗，从而在收发器之间实现无缝数据通讯。以下将从讯号完整性的视角讨论7个关键设计实践。

1.为印刷电路板基片选择低损耗材料 根据介电特性(例如损耗正切和介电损耗)，印刷电路板基片介电材料可以分为3类。

如表2表示，高损耗材料(如Nelco N4000-6)的损耗正切值超过0.02，介电常数超过4；中等损耗材料(如Isola FR408)的损耗正切值约为0.01，介电常数在3和4之间；低损耗材料(如Duroid 5870)的损耗正切值约为0.001，介电常数低于3。介电衰减与损耗正切和介电常数的平方根成正比，如公式3所示。

介电衰减 = 0.91×.×损耗正切 ×√εr dB/cm (3)

公式中： εr = 介电常数(Dk)； f= 频率(GHz)

表2 介电材料种类。

利用公式1在14GHz频率和8英吋走线长度条件下进行计算，从结果可见，高、中和低损耗材料的介电衰减分别为12.35dB、4.91dB和0.47dB。之前已经提到，在14GHz频率、8英吋走线长度条件下，插入损耗低于10dB，应选择较低损耗的材料，以便为其他通道损耗留出裕量。

2.最大限度减少过孔残桩 当使用过孔来连接印刷电路板走线至IC时，应使用盲孔或反钻孔(如图4所示)，以最大限度减少残桩长度，进而提高1/4波谐振频率，增加物理层链路的带宽。参考公式4，1/4波谐振频率与残桩长度成反比。重新排列公式4和5，对于使用低损耗材料的印刷电路板上的50Gbps(即25GBaud/s)PAM4传输，Dkeff为2.33，最大残桩长度可以达到大约16mil。

公式中： fo = 1/4波谐振频率(Hz)； c = 光速(约12英吋/ns)； 残桩长度(英吋)； Dkeff=有效介电常数。

3.最大限度减少交流耦合电容表面贴装焊盘造成的阻抗失配 与印刷电路板走线相比，交流耦