FPGA开发基础知识问答

一个MSVCR7.dll，要么用别的版本：）

1. waveform compare
比较两个wlf文件。
Tools -> Waveform Compare -> Comparision Wizard

2. dataflow hierarchy
在dataflow窗口显示出某个信号所在的hierarchy。
Dataflow窗口 -> Tools -> Options -> Show Hierarchy

3. udo file
将某个添加了除顶层端口信号的wave的do文件保存下来，以便下一次开启时不用重新添加信号和restart。此方法是我觉得最简单的调试方法。
Wave窗口 -> File -> Save -> Format -> x.do
打开do文件并将有用的内容复制到ISE工程目录下的.udo文件中，以后每次做仿真都可以不用再添加信号了。
如果更改了源代码需要重新compile，也不需要将ModelSim关掉，只需要按向上键，执行一次xx.fdo或者xx.tdo文件即可，因为fdo和tdo文件都会自动调用udo。

4. Verilog FSM state name
Verilog写的状态机在仿真时状态名是数字。如果能使用状态名来调试就会方便许多。
使用virtual function。太长，方法请参考这里

5. ModelSim的系统设置
ModelSim的设置信息一个是modelsim.ini，另一个在注册表[HKEY_CURRENT_USER\Software\Model Technology Incorporated\ModelSim]路径下

6. 如果要使用两个自己编译的库
众所周知，ModelSim PE/SE是要编译Xilinx库的。如果既想要ISE8.1的库，又想要ISE8.2的库，直接编译两次会使ModelSim的lib极其混乱。
解决方案就是，保留三个modelsim.ini文件，一个8.1的，一个8.2的，一个原始的。8.1的和8.2的很好理解，什么时候要用就复制到Modelsim安装目录下去；原始的为了以后还要编译别的版本而保留。

Q64: 如何提高FPGA的运行速度？）

1. 修改你的系统结构设计，或者VERILOG代码： 这个是最好的方法，另外一个是加TIMING CONSTRAINTS，这个我呆会儿说。具体的方法很多，比如切割大的逻辑，用一个大CLK(比如10NS)完成的大逻辑切割成两个小CLK（6NS）完成的小逻辑，这样虽然延时增加了，但是系统的频率上去了，你的设计就可以突破这个BOTTLE NECK.那什么是大的逻辑什么是小的逻辑，你可以看静态时序报告，这玩艺你一定要懂，不然你做FPGA就是在玩，即使你的设计能跑起来，那你也是玩起来的，而不是做起来的。

静态时序报告会提示你那个PATH是延迟最大的，这个延迟就是你设计中制约你频率的PATH，这个延时有两个东西带来，逻辑延迟和布线延迟，逻辑延迟大的话，就切割逻辑为小的逻辑，现在FPGA基本上是一个4输入SRAM，你的逻辑输入就被当作地址，而逻辑结果早就在FPGA配置后放在SRAM里面，这样FPGA运行的时候，根据不同的逻辑输入，从SRAM中取得逻辑结果输出，比如你的逻辑是Fout = f(x,y,z,t),那么x,y,z,t就是当作了一个sram的地址，各种结果就放在sram的16个内存中，根据不同的x,y,z,t来取出结果放在Fout上输出，如果你的逻辑比较复杂，比如要5个输入信号（超过了4个）要在一个clk中完成，那你的逻辑一个sram一定完成不了，需要两个sram，好，这就是一个大逻辑，你要切割它，所谓切割就是搞一个临时中间变量，比如F= X + Y + Z,你可以分为两步走：第一个CLK: TEMP = X + Y;第二个CLK: F = TEMP + Z。

简单的判断你可以通过综合结果也可以看到,比如在SYNPLIFYPRO里的TECKNOLOGUY OR RTL VIEWER看你的逻辑是不是在一个SRAM里，如果不在就是大逻辑了。另外一个就是布线延迟带来的频率BOTTLE NECK。这就需要用布局布线的TIME CONSTRAINTS来辅助你了。

2 TIME CONSTRAINTS：作IC的和作FPGA的什么区别：？CONSTRAINTS！ 做IC你不但要写RTL CODE，还要加面积CONSTRAINTS，时序CONSTRAINTS，功耗CONSTRAINTS。那你现在就可以明白了CONSTRAINTS有多重要，CONSTRAINTS得工具要看FPGA厂商的工具了，比如ISE QUANTUS。同时在写RTL代码的时候也要加CONSTRAINTS，因为它直接决定你的网表的结构，如果你的RTL的约束写的不好，比如一个状态机有ONEHOT 或者 GRAY CODE风格，你如果写的是ONEHOT风格，但是在CONSTRAINTS却让综合期综合为GRAY CODE风格(现在的综合器很智能，可以把你写的风格代码综合为你设定的CONSTRAINTS其他风格)，那你的网表就不一样了，后边的布局布线工具再努力也没有用。

要加CONSTRAINTS，就要看FPGA厂商的CONSTRAINTS文件格式，比如UCF(ISE),QSF(ALTERA)。具体不谈了，自己好好学习，这个实在太多，比如你看一个逻辑的输入源和输出目的地太远，带来了很大布线延迟，那就把加CONSTRAINTS把他们尽量拉近，但是距离近不一定