静态时序分析基础与应用连载（1）

tency定义从Clock来源到序向元件Clock输入端的延迟时间。Uncertainty则定义Clock讯号到序向元件Clock输入端可能早到或晚到的时间。

如果上面的文字让你有不知所云的感觉，那底下看图说故事的解说也许会让你有比较清晰的概念。在图十五的电路中，左边的正反器（Flip-Flop）在第一个Clock上升缘时会丢出资料，此资料会在第二个Clock上升缘让右边的Flip-Flop撷取。要分析右边的Flip-Flop能否正确撷取资料就必须知道第一个Clock上升缘到达节点C1的时间点和第二个上升缘到达节点C2的时间点。假设在时间点为0的时候，Clock讯号由S点出发，经过一段时间（source latency，1个时间单位，模拟晶片外的Clock延迟时间，例如板子上的绕线产生的讯号延迟时间）到达电路的Clock输入端点P，接下来再经过一段时间（晶片内Clock绕线造成的讯号延迟时间），Clock讯号分别到达C1和C2节点。如果电路已经进行布局与绕线，输入端点P到C1和C2的讯号延迟时间可由连线上的寄生电阻电容计算得来。比方说，经过计算发现讯号由P传递到C1需要1个时间单位，由P传递到C2需2个时间单位，则Clock讯号第一个上升缘到达C1和第二个上升缘到达C2的时间点就会如图十六下方两列所示，分别为时间点2和13（因为加上了1个时间单位的source latency）。

在布局与绕线之前，我们无法准确得知P到C1和C2的讯号延迟时间，仅能先做个预估。图十五的network latency及上文提到的Uncertainty就是用来做此种预估的。先假设我们拥有某种完美的布局与绕线软体可以让Clock输入端点P到所有 Flip-Flop的Clock输入端的讯号延迟时间一模一样，那么我们只要知道这个讯号延迟时间就可以得到Clock讯号到达C1和C2的时间点了。这个讯号延迟时间可以藉由电路特性（如预估面积大小，Flip-Flop数目等）来做预估，而这个预估值就是所谓的network latency。如果这种完美的软体存在的话，那Clock的上升缘到达C1和C2的时间点就可以由Latency（source latency + network latency）计算出来。

很不幸的，世界上没有这么完美的软体，在布局与绕线后Clock输入端点P到所有Flip-Flop的Clock输入端的讯号延迟时间不会完全一样。也就是说Clock的某个上升缘不会同时到达C1和C2。因此我们要对上述的预估值做些修正，加入Uncertainty的描述来定义Clock上升缘左右移动的可能范围。在图十六中，Uncertainty为1个时间单位，所以Clock第一个上升缘会在时间点3（因为 Latency为3）左右1时间单位范围内（也就是时间点2到时间点4）到达C1，。第二个上升缘则会在时间点12到14的范围内到达C2。