静态时序分析基础与应用连载（1）

如下。

Setup Timing Arc：定义序向元件（Sequential Cell，如Flip-Flop、Latch等）所需的Setup Time，依据Clock上升或下降分为2类（图五）。

Hold Timing Arc：定义序向元件所需的Hold Time，依据Clock上升或下降分为2类（图六）。

Edge Timing Arc：定义序向元件Clock Active Edge到资料输出的延迟时间，依据Clock上升或下降分为2类（图七）。

Preset and Clear Timing Arc：定义序向元件清除讯号（Preset或Clear）发生后，资料被清除的速度，依据清除讯号上升或下降及是Preset或Clear分为4类（图八）。这个Timing Arc通常会被取消掉，因为它会造成讯号路径产生回路，这对STA而言是不允许的。

Recovery Timing Arc：定义序向元件Clock Active Edge之前，清除讯号不准启动的时间，依据Clock上升或下降分为2类（图九）。

Removal Timing Arc：定义序向元件Clock Active Edge之后，清除讯号不准启动的时间，依据Clock上升或下降分为2类（图十）。

Three State Enable & Disable Timing Arc：定义Tri-State元件致能讯号（Enable）到输出的延迟时间，依据Enable或Disable分为2类。（图十一）

Width Timing Arc：定义讯号需维持稳定的最短时间，依据讯号维持在0或1的位准分为2类。（图十二）
上文列出了标准元件库内时序模型的项目，但对其量化的数据却没有加以说明。接下来，我们就来看看到底这些时序资讯的确实数值是如何定义在标准元件库中的。

以Combinational Timing Arc为例，讯号从输入到输出的延迟时间可以描述成以输入的转换时间（Transition Time）和输出的负载为变数的函数。描述的方式可以是线性的方式，如图十三所示。也可以将这2个变数当成指标，建立时序表格（Timing Table），让STA软体可以查询出正确的延迟时间。这种以表格描述的方式会比上述线性描述的方式准确许多，因此现今市面上大部分的标准元件库皆采用产生时序表格的方式来建立Timing Model。

我们举个简单的例子来说明STA软体如何从时序表格计算出元件延迟时间。（图十四）

元件延迟时间（Ddelay）：输入达逻辑1位准50%到输出达逻辑1位准50%的时间。

元件转换时间（Dtransition）：输出达逻辑1位准20%（80%）到80%（20%）的时间。

当输入的转换时间为0.5，输出负载为0.2时，可由图十四的时序表格查得元件I2的延迟时间为0.432。而由于表格的大小有限，对于无法直接由表格查询到的延迟时间（如输入转换时间0.25，输出负载0.15），STA软体会利用线性内插或外插的方式计算延迟时间。

对于其他的Timing Arc，不管是时序延迟或时序检查，其相对应的时序数值计算和上例的计算方式是一样的。

接下来我们说明操作环境（Operating Condition）对时序的影响。操作环境指的是制程（Process）、电压（Voltage）、温度（Temperature）三项因子。这三项因子通常会被简称为PVT，其对时序的影响可用下方线性方程式来描述。其中nom_process、nom_voltage及 nom_temperature会定义在标准元件库中，代表建立时序表格时的操作环境。

Interconnect Data：

在「什么是STA」段落的例子中，为了方便说明，我们并没有把逻辑闸和逻辑闸间的连线延迟（Interconnect Delay）考虑在内。事实上，许多DSM IC设计之时序表现是由连线延迟主导的，其重要性不容我们忽视。

连线延迟依照布局与绕线（P&R）前后有不同的考量。在布局与绕线前，元件在晶片中摆放的位置尚未确定，所以连线延迟是一个预估值。而在布局与绕线之后，连线延迟则是根据实际绕线计算出来的。对布局与绕线之前的连线延迟，通常是用Wireload Model来预估。Wireload Model根据晶片面积的预估大小及连线驱动元件数目（Fan-out）的多寡来决定连线的电阻和电容值，STA软体则利用这些电阻电容值计算出连线延迟。在布局与绕线之后，可以利用电阻电容萃取（RC Extraction）软体将绕线图形转换成实际的电阻电容电路，然后贴回（Back-annotate）STA软体计算连线延迟。

Timing Constraints：

Timing Constraint为使用者所给定，用来检验设计电路时序的准则。其中最重要的一项就是时脉（Clock）的描述。对于一个同步电路而言，暂存器和暂存器之间的路径延迟时间必须小于一个Clock周期（Period），也就是说，当我们确认了Clock规格，所有暂存器间的路径的Timing Constraint就会自动给定了。

Clock规格包含波形、Latency及Uncertainty的定义。波形定义一个Clock的周期及讯号上升缘及下降缘的时间点。 La