cordic算法verilog实现（复杂版）

end 

//level 3   

always@(posedge clk or negedge rst_n) 

begin 

        if(!rst_n) 

               begin 

                       x3<=8'b0000_0000; 

                       y3<=8'b0000_0000; 

                       z3<=8'b0000_0000; 

                end 

         else 

                if(ena) 

                       if(z2[7]==1'b0) 

                               begin 

                                      x3<=x2-{{2{y2[DATA_WIDTH-1]}},y2[DATA_WIDTH-1:2]}; 

                                      y3<=y2+{{2{x2[DATA_WIDTH-1]}},x2[DATA_WIDTH-1:2]}; 

                                      z3<=z2-8'h09;  //14deg 

                               end 

                        else 

                               begin 

                                      x3<=x2+{{2{y2[DATA_WIDTH-1]}},y2[DATA_WIDTH-1:2]}; 

                                      y3<=y2-{{2{x2[DATA_WIDTH-1]}},x2[DATA_WIDTH-1:2]}; 

                                      z3<=z2+8'h09; 

                               end 

end 

//level 4 

always@(posedge clk or negedge rst_n) 

begin 

        if(!rst_n) 

               begin 

                       x4<=8'b0000_0000; 

                       y4<=8'b0000_0000; 

                       z4<=8&#39;b0000_0000;