将数据转换器IP集成到系统芯片简化设计技术

正确屏蔽和外部信号布线等设计技术。

　　当数据转换器需要外部基准时也会出现类似的问题。由于基准决定数据转换器的满幅输入摆幅，如果噪声或不需要的信号与基准耦合，就会成为数据转换器输出信号的一部分。

　　图 4a显示了28纳米12位Sigma-DeltaIQ模拟-数字转换器频谱，可以看到转换器输入与基准信号之间有耦合。这会导致第二谐波（h2）能量过大，将总谐波失真（THD）降低近14dB。相反，图4b显示的是相同IQ模拟-数字转换器在耦合消除后的性能，这会使总谐波失真改善，达到 -72dBc。

　　基准对流经非零电阻（电阻压降）基准路径的非零电流造成的压降很敏感。这一效应会在转换中产生系统性的偏移（offset）和增益误差（gain error）。

　　考虑到这些影响，将数据转换器正确植入系统芯片之后，下一步就是对转换器和I/O之间的模拟信号进行布线，同时采用以下技术：

　　技术3：保持模拟布线路径简短

　　保持模拟布线路径尽可能简短，使无关信号不太可能耦合到模拟I/O出或基准中。

　　技术4：增加屏蔽

　　为尽可能减少关键模拟信号的噪声耦合或串扰，特别是在串扰无法避免的情况下，设计人员应在攻击者和受害者轨迹之间增加屏蔽。图5介绍了增加有效屏蔽的正确方法：通过中间层（金属N+1）将以金属N布线的模拟信号轨迹A和B与以金属N+2布线的噪声信号C屏蔽开来，完全覆盖重叠区域，并与干净的模拟接地电源连接。通过在临近信号增加金属层走线，可在同层的金属间（分别是金属N与N+2）实现进一步屏蔽隔离。

　　只有在必须的情况下才增加屏蔽，而且是不沿着所有路径，以避免不必要地增加信号寄生电容。

　　技术5：保持差分走线

　　为确保模拟差分信号的共模噪声抑制达到最佳效果，设计师应根据电阻、长度、电容性负载和其他信号的寄生电容耦合、邦定线特征和印刷电路板（PCB）线路等等，对差分信号布线匹配。图6是从模拟-数字转换器到I/O匹配后的输入（红色Vinp和蓝色Vinn）布线。

　　技术6：限制电阻压降或阻抗

　　可通过以下方式确保布线串联电阻不超过数据转换器提供商注明的最大电阻值：

　　△尽量缩短布线距离

　　△使用宽金属布线

　　△尽量使用多个金属层走线

　　△使用大量过孔进行连接

　　数字输出/输入布线还要求认真仔细地部署。但是，由于布线是在自动数字集成流程中处理，它们的部署自然需要遵循相应的技术，因此不在本文讨论之列。

　　3. 保持低时钟抖动

　　基于数据转换器的系统性能，如通讯接口，取决于采样时钟的质量。模拟-数字转换器信号采样瞬间的不确定性增加了转换噪声，因而降低了转换器性能。采样瞬间的不确定性称为"抖动"。时钟抖动（σtclk）决定了数据转换器可达到的最大理论SNR（信噪比）值。图7显示信噪比是采样时钟抖动的一个函数，将信噪比、时钟抖动和信号频率（Fin）关联起来。以模拟-数字转换器固有的65dB信噪比（SNRADC）为例。

　　从图7可以看出，采样时钟抖动对转换性能（信噪比）的影响与系统处理低频率信号无关。但是，采样时钟抖动的影响随着所处理信号的频率增强而增加

　　因此，系统芯片设计师在设计中必须考虑到这种影响，可以采用以下技术保证采样时钟质量：

　　技术7：将时钟源靠近数据转换器

　　将锁相环靠近数据转换器，可降低外部信号耦合到时钟线并造成时钟抖动的可能性。

　　技术8：检查时钟沿速率

　　对于时钟路径上的任何电路而言，应保证有足够的驱动强度限制时钟的转换速率。时钟沿转换时间长会增加噪声敏感性，因而增加抖动（如图8所示）。根据经验，~100ps的转换时间是适当的。

　　技术9：尽量减小电源域转换

　　由于信号沿着时钟网络进展，并在不同的电源域进行转换，信号会受到不同电源的电源噪声耦合的影响。这会导致抖动增加。因此，时钟路径中的所有缓冲器应由同一个电源域（无论是源极电源或终极电源）供应电源。

　　图 9是系统芯片内时钟分布网络的示例。如图所示，锁相环在vdd2电源域生成时钟为四个模块所用，它们是：两个模拟-数字转换器（ADC1和ADC2）、一个数字-模拟转换器和一个通用逻辑块。在这个图中，repeater单元由源极电源（锁相环buffer，vdd2）或是由终极电源（vddadc1、 vdddac、vddadc2或vddotr）供电。

　　技术10：将时钟信号与攻击信号屏蔽开

　　将时钟信号与攻击信号屏蔽开，目的是避免噪声与时钟耦合并减少抖动。图10介绍了一种屏蔽信号的方法。在图中，信号路径为M1（蓝线），在各个方向与电路中的其他信号屏蔽开。屏蔽层通常与时钟网络相同的接地电位连接。

4. 保持