DDR2和DDR3内存的创新电源方案

　　双倍数据速率内存(DDR)和DDR同步动态随机存储器(SDRAM)在很多计算和嵌入式应用中非常流行。该技术最初由美国电子器件工程联合委员会(JEDEC)发起，从上世纪90年代末的DDR内存规格逐步发展，并在2000年到2003年间陆续发布多个版本，最终形成DDR1和DDR SDRAM。

　　从那时起，采用DDR2、甚至最新的DDR3 SDRAM的新设计让DDR SDRAM技术黯然失色。DDR内存主要以IC或模块的形式出现。如今，DDR4雏形初现。但是在我们利用这些新技术前，设计人员必须了解如何对这些新的内存系统进行供电，以及这些内存系统如何与其余的终端产品配合工作。

　　DDR为什么重要?

　　DDR2在面世时作了一些修订，从而实现了更快的时钟速度以及超过400 MHz的性能。随着行业的发展，DDR3可以支持数倍于时钟的速率，因此可以满足提供更高峰值数据传输速率和更高带宽(64 bits)的更高性能要求。同时，诸如缓存预取以及其他的创新型方法改善了其在动态工作时的表现。

　　例如，因为其持续数据传输率可以达到数千兆赫兹，因此高性能超大规模集成(VLSI)处理器只可与DDR3内存一起工作，并且低延时需要系统不断有数据流入。不出所料，与微处理器、FPGA和ASIC芯片一样，这些存储系统的供电电源的选型及设计变得非常重要。

　　DDR和电源

　　由于DDR3的额定供电电压为1.5V，DDR2为1.8V，DDR则为2.5V，所以与DDR2模块相比，DDR3内存的功耗有了很明显的下降，约为30%。1.5V的供电电压和DDR3 芯片最初采用的90纳米制造技术相得益彰，而最新的DDR3的额定电压仅为1.35V。

　　随着生产工艺的改进，芯片尺寸下降，电压也需要在工艺进步的同时进行变更。我们发现，板级电源正在朝着低电压、高精度的方向发展。

　　当内存稳定性成为首要的考量因素时，根据JEDEC的规格，在诸如服务器或关键设备的应用中，1.575V的最大推荐电压应视为绝对的最大值。此外，JEDEC还规定，内存模块在导致永久性损坏前必须可以承受高达1.975V的电压，即使这些模块无需在这一电压水平下正常工作。

　　工艺尺寸的下降决定了所需电源轨的物理特性、所需的精度和准确度以及分辨率。内存常常伴有密度问题，DDR也不例外。

　　快速浏览厂商的数据手册后可以发现，如今电源轨的精度需小于0.075V，而且在即将面市的DDR4中，在全温度范围内，电源的精度将会小于0.05V。

　　最近，一个连接微处理器和内存系统的内存方案要求频率-功率调整功能，简而言之，是指要求电压根据工作频率的差异不断变化。从内存供应商的数据手册可以看到，VDD和VDDQ的电压差必须始终在300mV内，VREF则不能超过0.6×VDDQ。

　　内存本身并未进行大量操作。当内存连接到与其相连的系统的其他部件时，电源系统的复杂性有所增加，以优化和保护系统。这样的目的是确保可靠性并减少功耗，并消除系统中的造成潜在电路和闩锁效应的因素。

　　如果系统仅由DDR内存构成，考虑其供电电源设计，要求多时序控制、高精度的电源已保证系统正常工作，这给电源设计带来了挑战。随着工艺尺寸的下降，开发出更具优势的新技术，而不是重新设计电源硬件，从而提高重复使用率，缩短设计时间，这必定会大有裨益。

　　随着内存及其连接的所有VLSI器件(包括处理器)复杂度的提高以及尺寸的下降，电压也降至系统所需的伏特值。正如最近遇到的一个现实的系统需求案例一样(如图1所示)，电源系统所面临的要求日臻复杂。这个案例事实上还是相对简单的电源系统，仅仅5路电源，而现在，10路、20路电源的系统也比比皆是。

　　如今，很多处理器往往需要多路供电，所以在使用DDRx内存并连接其它VLSI部件时，针对开启/关闭电源的时序和延时功能必不可少。和连接至内存的其他器件配合工作时，内存定序、上升下降时序、电压精度以及启动和关闭压摆率，这些都至关重要。而且电源与系统的通信已越来越被人们所关注。

　　从设计概念、产品应用在到它的衰退期，如何保证产品能在最短的时间内占有市场，并对市场反馈作出及时的修改成为厂商非常关注的焦点。事实上，较之厂商原先预计的生命周期，如今内存和VLSI器件的变化来得更快。

　　产品在自身软件控制下对电源特性进行修改的能力越来越重要。现在的问题是：当数字软件工程师对电源小组提出此类要求时，有哪些方案可供设计人员选择。要知道软件工程师习惯通过安装在PC机上的调试软件来开发和调试电源。

当然，这样的功能需要通过可承受的方式进行复制，不仅能集成至产品，而且通常无需很多时间进行设计。这种一站式的设计常常需要数模转换器(DAC)、模数转换器(ADC)、数字