等离子显示器降功耗技术

等离子显示器降功耗技术

2009年初国内外多家媒体上曾出现关于欧盟要禁售等离子电视的报道。欧盟电视产业研究协会的负责人Paul Gray否认了这一说法，但同时也提到该协会有以下的规划。

● 将设定平板电视能量效率的最低标准，并且根据屏幕的不同尺寸设定能耗的最大限定值

● 将会强制性要求电视的待机能耗低于1W，这个要求会给生产厂家大约1年的时间来达成

可以看到，尽管欧盟目前并未真正提出要求禁止销售等离子电视的议案，但是对于该类产品的功耗，包括待机功耗和平均功耗，依然将有明确的限制。这就迫使我们必须花大力就如何降低功耗、提高功率因数、提高发光效率进行不懈地改良和研究。

那么，在哪些方面可以着手进行优化和改善，以有效降低PDP整机的功耗呢？下面我们对此进行定性的分析。

1 电源部分
电源作为PDP的重要组成部分，要求效率高、体积小、能够提供较大的瞬态输出功率，并且具有保护功能和不同输出电压按顺序启动的功能。

传统的PDP电源一般采用两级方案，即功率因数校正（PFC）级＋DC/DC变换的电路拓扑结构。它们分别有各自的开关器件和控制电路。尽管其能够获得很好的性能，但体积过大，成本高，电路比较复杂。因此，对其进行优化改造也成了PDP电源技术研究的一个方向。

分析可知，不管从传输能量角度还是从所占体积的角度，PFC模块和扫描驱动电极DC/DC变换模块都占有相当大的比例。因此，对这两部分的改造就成为PDP开关电源优化改造的一个切入点。

目前的优化方案有以下两种。
● 单级功率因数校正电路（SSPFC）
如图1所示，SSPFC体积小、电路简单的特点使其成为PDP开关电源小型化改造的一个首选方案。其基本原理是：采用单级功率因数校正变换器电路拓扑结构，单相交流电经全波整流后，通过串联两个感性ICS接到双管反激的DC/DC变换单元。在半个工频周期内，只有一部分时间电感LB的电流连续工作，当输入电压为交流正弦波时，其输入电流为一含有高频纹波的近似正弦波。两者相位基本相同，从而提高了输入端的功率因数。

图1 单级功率因数校正电路

● 采用功率因数控制芯片
如图2所示，可采用MC34262等功率因数控制芯片来进行有源功率因数校正。

图2 采用MC34262的功率因数校正电路

交流市电经过全波整流后的直流电压经分压，输入控制芯片内乘法器的一个输入端，而误差放大器输出电压加到乘法器另一个输入端。在较大动态范围内，乘法器的传输曲线为线性。乘法器输出电压控制电流取样比较器的门限电压，当电压大于此门限电压时，电感释放能量。此门限电压近似与输入电压成正比，即与交流市电经过全波整流后的直流电压近似成正比关系。当电感中电流降为零，此时电感开始储能。其平均电流呈现与市电电压同相位的正弦波，可使得功率因数接近于“1”。

2 驱动电路部分
在PDP的总功耗中，并非只有气体放电功耗，因为在PDP的驱动电路中，需要大功率、高频开关电路来为PDP提供气体放电所需要的各种高压脉冲，虽然PDP显示屏的寄生电容并不消耗能量，但是它们的充电与放电将导致在电路的电阻及电极引线电阻中的能量耗损。

PDP驱动电路的电压幅值为负几十伏到正几百伏左右，工作频率100～233kHz，驱动电路的设计选型对PDP整机系统的画面质量、工作效率等尤为重要。

在PDP的驱动电路中，寻址驱动电路的频率最高，因此，除了在寻址驱动电路中使用能量恢复技术之外，降低寻址驱动电路的脉冲电压也可以显著降低寻址功耗。降低寻址电压脉冲可采用以下几种方法。

● AwD方法——即“寻址的同时显示”。寻址、维持、擦除脉冲组合在一起施加，可降低寻址电压，从而降低无用功耗。同时，由于维持时间占据了一个子场的大部分时间，故维持脉冲的频率可以降低。

● 擦除寻址方法——即初始化后即进入维持发光阶段，待灰度等级到达要求后，通过擦除寻址使这些单元熄灭。因此，每场中单个像素的寻址只有一次。而且，可以用较低的擦除电压和电流，有效地降低寻址功耗。

● 改变脉冲电路的工作方式——即使开关元件尽量工作在开关管电压或电流接近零时开通或关断（ZVS或ZCS）状态，可降低器件本身的开关损耗。

在大尺寸的PDP显示屏中，行、列驱动IC的耗用量很多。其功耗大致分为三部分：逻辑部分、电平移位寄存器和高压驱动部分。正常情况下，逻辑部分功耗在20mW以下，电平移位寄存器部分在200mW以下，因屏电容部分的充放电而产生的高压驱动电路的无效功耗主要来自于回路中的寄生负载——电阻分量的损耗。这种电阻分量的存在是不可避免的，但对于电容充放电的电能，驱动IC可以通过内置能量回收电路的方式设法回收一部分。