机载高清视频处理模块的设计方案

另一路高清DVI信号同样是从FPGA芯片接收并行数字RGB信号后编码转换而来，所承载的逻辑传输内容和双LVDS信号通路相同，不同的是它将并行数字RGB视频编码成串行差分的TMDS物理链路信号，编码器采用AD公司的ADV7513，该芯片是一款高分辨率多媒体接口编码器，支持DVI的 v1.4协议，其并行发送时钟高达165MHz，支持1080p的视频编码，满足编码格式和高清分辨率的要求。

　　2.4 供电复位时钟电路

　　供电复位时钟电路完成高清视频处理模块的电源设计、时钟设计和系统复位功能。本模块采用单+5V供电，需要输入电流大约4安培，模块内部各个芯片需要1.2V、1.8V、2.5V和3.3V四种电压，所有芯片没有上电顺序的要求，因此可以使用两路开关电源转换芯片LTM4616实现。

　　时钟电路提供支持模块需要的时钟频率，本设计中高清DVI解码器需要28.63636MHz的时钟频率，图形处理器和FPGA芯片需要25MHz和27MHz的时钟频率。这三种时钟均由相应频点的晶振产生。

　　稳定的复位电路是模块稳定工作的前提，本设计提供手动复位、上电复位和电源监控。当这三种复位条件之一具备时，均会复位模块。

 　　3 视频叠加和缩放逻辑算法思想

　　3.1 视频画面缩放逻辑设计 

　　高清视频处理模块需要在FPGA中实现的逻辑功能主要有视频信号的叠加和缩放，和两路视频信号的输出控制功能。它接收两路高清外视频信号，经过码流的解析后存储在SRAM中。接下来完成缩放功能，将两路外视频分辨率1920×1080的高清视频缩小到960×1080，然后将缩小的画面拼接成一幅画面，即拼接后的分辨率为1920×1080，接下来将内视频和拼接后的画面透明叠加在一起，构成一幅新画面。最后，输出控制逻辑将叠加后的视频分别以双 LVDS和DVI格式输出到编码器，完成整个逻辑运算功能。图2逻辑运算流程框图。

　　高清视频处理模块对视频信号的缩放处理采用三次卷积法。该方法不同于常用的最近邻域法和双线性插值法。最近邻域法是通过反向变换得到一个浮点坐标，对其简单的取整后得到一个整数型坐标，这个整数型坐标就是目的像素的像素值，最邻近插值简单直观，但得到的图像质量不高。双线性插值算法的思想是目标图像中新创造的像素点值是由源图像位置在它附近的2×2区域4个邻近像素的值加权平均计算得出的。双线性插值算法获得的图像质量较高，不会出现像素点不连续的情况。但该方法低通滤波功能较好，高频分量会受损，所以可能会使图像轮廓在一定程度上变得模糊。三次卷积法克服了以上两种方法的不足，它输出图像的每一个像素都是原图16个像素（4×4）运算的结果。在使用三次卷积插值时，目标点的值借助周围的16个已知的像素点的值重采样计算得到。该方法图像质量较高，同时保留了高频成分。

 　　3.2 视频叠加逻辑算法 

　　本设计中，视频叠加实现了内视频信号和拼接后的外视频的透明叠加。这种方法能够将更多的高清晰的内容显示出来，并且叠加的两部分的分辨率是相同的。采用的叠加方法是成熟的阿尔法混合叠加法，其特点是叠加后能够同时看到两幅视频画面。该算法的思想可以描述为：

　　目标象素=图像1象素×α+图像2象素×（1-α）（1）

　　上述公式（1）中，α为叠加因子，当α取0.5时，叠加效果是半透明叠加。

　　4 性能结果及分析

　　高清视频处理模块实现了高清晰大分辨率视频信号的处理功能，图形处理器能够加速渲染HDMI视频信号，两路高清外视频实现了缩放和拼接，分辨率从 1920×1080缩放到960×1080，在将两幅画面拼接在一起，形成一个分辨率为1920×1080的新的视频画面，最后将拼接后的画面和内视频透明叠加在一起，完成了整个视频信号的逻辑运算，满足了显示分系统的要求。

　　5 结束语

　　高清视频处理模块主要完成了高清晰大分辨率的视频运算和处理。将传统的标清视频升级为高清画面，分辨率达到1920x1080。它通过显示分系统，将运算后的高清画面输出显示在高清显示器上。它增强了视频信息的可读性，增加了飞行员的认读范围和清晰度，有利于飞行员有效的了解综合态势，做出正确的决策。
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