基于FPGA的高速可变周期脉冲发生器的设计

输出数量未达到预定个数(数量控制计数器中的初始值)时，门控信号door一直输出"高"，以允许脉冲通过。一旦脉冲输出的数量达到预定个数时，门控信号door输出变为"低"，关闭输出通道，并输出一个任务完成的标志信号done。done又通过或门连接在全局复位信号reset上，所以，系统完成后即可复位到原状以等待下一次启动信号来临。

　　周期脉冲发生器模块整体时序仿真如图7所示。

　　图7模拟了两路脉冲的输出，第一路输出两个脉冲，第二路输出一个脉冲，当两路脉冲都输出完成时，系统恢复到初始状态。而当start信号再次给出一个启动脉冲后，将再执行一次任务。

　　6 结束语

　　从模拟结果看出，本文给出的设计完全可以达到设计要求。由于FPGA的运行速度最高可以达到100 MHz量级，输出的脉冲调节步长和最小宽度都可以到ns量级。在此基础上，笔者设计了一个多路可调脉冲周期的时序电路，并运用在团簇粒子的核物理实验中。收到满意效果。

　　首先．外部的复位信号reset给出一个时钟周期宽的脉冲，复位内部各个信号及触发器。
然后，在下一个有效时钟时刻，外部start信号给出一个时钟周期宽度的脉冲，用来启动计数器的工作。在设计中，当start信号有效时(设计为高有效)，外部数据high加载到Q，当Q不为零时，输出信号pulse将跳变为高电平，当Q减到零的时候，pulse信号再跳变回低电平。这个脉冲信号的后沿将被后面的由两个D触发器构成的检测单元捕获，并在pulse信号的下降沿后产生一个时钟周期宽的脉冲，定义为done信号，表示该信号完成输出。