处理器史话 | 大小核的发展：大四核？小四核？这款CPU到底是几个核？

0的L1缓存，如图中B箭头所示。如果此时恰好CPU1的负担比较轻，处在较低的工作频率下，则需要很长的时间才能完成数据传输，而工作在高频的CPU0则被浪费在了等待中。

那么，如何才能做到既能根据计算任务的轻重，动态的调节核心的能力，最大限度的节能；又避免异步多核架构在一些情况下性能损失的问题呢？

ARM提出了大小核（big.LITTLE）的架构。