改进微控制器架构最大化提升其性能

包含多个事件、连接多个外设的更复杂的配置。例如一个输入信号(事件1)可触发ADC采样(事件2)，并把数值存储到DMA中(事件3)，直到DMA缓冲器溢满(事件 4)。在这种配置中，CPU只有在缓冲器数据溢满需要处理时才会被中断。

　　DMA控制器和事件系统还支持多通道，使开发人员能够配置一个与主CPU并行工作的互连结构，因此，可采用一种固定性方式来对多个并行实时任务进行协调。

固定性和延时

　　固定性在限制延时和管理实时嵌入式系统的响应性方面扮演着关键的角色。系统的固定性越高，它的响应性也就越稳定。影响固定性的主要因素在于系统必须同时处理的中断的数目。一般而言，系统里中断的数量愈大，愈容易破坏系统的固定性。

　　假设一个系统只有一个中断，并在50个周期内完成。这样一个中断的延时相应地在50个周期左右。要注意的是，即使最简单的中断，微控制器也需要约50个周期的时间来保存有限寄存器数目的环境信息，而且还需访问外设、保存数据、存储环境信息及清除管线。

　　然而，在固定性和延时方面，开发人员遇到的大多数问题并非处理单个中断这么简单，而是当众多中断同时发生时，应如何在即时满足所有要求。例如，如果有一个在75个周期内完成而优先权更高的中断进入系统，前一个中断的延时就会受到影响，因为它将被优先权更高的任务中断。这时，优先权较低之任务的延时便会变为50到125个周期。

　　当更多的中断出现时，优先权较低之中断的延时随固定性的下降而增加。一个50 周期的任务可能多次被中断，并最终需要数百乃至数千个周期来完成。这一点十分重要，因为并非所有的中断都具有高优先权，一切都是相对性的。

　　固定性直接影响到响应性、可靠性和精度。当开发人员确切知道延时是50或500个周期，便可以在处理时可将之考虑在内。不过，如果延时介于50到500个周期之间，即便是最优秀的开发人员，所能做的也不过是假设一个典型延时（如200个周期）数值，然后把所有的偏离视为误差。此外，最坏的延时情况有可能出现在濒临实时期限的极值，威胁到系统的可靠性。

　　通过DMA控制器和事件系统来减少同时发生的中断（即便是低频中断），可以大大提高系统的固定性并减小延时，而更高的固定性还有助于精度等其它重要因素的提升。

　　
获得更高的精度

　　下面以一个电源管理任务在驱动电机等大负载时实现交流电源效率的最大化为例，来说明固定性如何影响精度。因为大部分可用能量都在电压处于峰值并与电流同相时供应，所以这时系统的电流消耗量应该最大。反之，电压越接近零（即过零点），可用电能就越少，而效率也越低。利用功率因数校正（PFC），通过接入和断开大电容，调节负载保持交流电流和电压同相，便可以提高功效。

　　比较器一般用于过零检测，当电压下降至设定阈值以下或上升至阈值以上时，比较器便会接通。相对于使用比较器触发中断并驱使CPU开关电容的情况，事件系统可以把比较器事件直接发送到定时器/计数器输出，无需CPU干预即可控制开关。

　　低优先权任务（如PFC）的中断延时可能需要数千个周期，而具体延时取决于有多少个优先权更高的中断同时发生。延时较大意味着电容会晚于最佳时刻开关，这会显着降低总体效率。相比之下，事件路由的延时最多两个周期。

　　当把上面的数字跟微控制器的时钟频率一同考虑时，便会发现如果微控制器的时钟频率为 32MHz，一个双周期延时所引入的误差其实微不足道（2/32M）；而数千个周期的延时则可能大大影响高频任务（它们本身也需要每隔数千周期才会被处理）的精度。值得注意的是，若中断是由优先权较高的任务发出的，该延时可能降至50个周期左右。不过，这样一来会导致根据精度要求而不是根据系统功能的重要性来分配优先权，而且这只是把缺乏固定性引起的误差转移给了其它任务而已。

　　更高的精度在产生信号时也起着关键的作用，这里所指的并非单纯的信号采样。以创建100kHz波形为例，利用中断，波形的精度将受相对于信号速率的可变延时的影响，并根据任务切换和已堆积的其它中断数量而变得稍慢或稍快。注意，当波形平均而言准确时，在许多情况下，影响只来自是两个连续样本之间的相对差异。

　　
高频信号处理

　　在大量嵌入式应用中，信号产生成为了一个越来越普遍的任务。信号用于产生声音、管理电压转换调节器、控制工业应用中的致动器，以及实现无数其它功能。信号的频率越高，采用中断时CPU上的负荷就越大，其他任务延时增加的可能性也越高。

对于发生频率较高的事件而言，CPU负荷是一大考虑因素。例如，高速传感器必须在下一个样本准备好之前进行采样，以防丢失数据。以一个流量计