利用 Virtex-5 FPGA 降低功耗

图1：85℃时的静态功耗比较

静态功耗

在缩小晶体管尺寸时（例如，从90纳米到65纳米），泄漏电流将会增大。新工艺结点所使用的短沟长和薄栅氧使电流更容易从晶体管的沟道区或通过栅氧泄漏。

在90纳米 Virtex-4 系列产品中，Xilinx 公司使用了"三栅极氧化层"的工艺技术，向 Xilinx® 电路设计者提供了一种强有力的阻止漏电工具。在前几代 FPGA 中，使用两种栅氧厚度：薄栅氧用于 FPGA 核心中高性能、低工作电压的晶体管，而厚栅氧用于 I/O 模块中尺寸较大，需要承受大电压的晶体管。简单地来说，"三栅极氧化层"指增加一种中间厚度栅氧的晶体管，它的漏电比薄栅氧的核心晶体管要小得多。

"中间栅氧"的晶体管用在器件核心外围非关键性能的电路（像设置存储器）或不需要对变化的栅压进行快速开关响应的电路（像传输门）中。薄栅氧、漏电最大的晶体管只保留在需要快速开关速度的路径部分。结果，总的器件漏电被大大减小，同时性能仍能比上一代 FPGA 有很大提高。

三栅极氧化层工艺使 Virtex-4 器件比竞争性90纳米 FPGA 在静态功耗上平均减少了超过70%。这一结果非常成功，因此 Virtex-5 系列产品中大量使用了这一技术，在65纳米工艺结点上降低漏电。

虽然业界预测65纳米器件的静态功耗将会有大幅度提高，但是图1显示了三栅极氧化层工艺使65纳米 Virtex器件在最坏（温度最高）工作条件下达到了与尺寸相当的90纳米 Virtex-4器件相同水平的静态功耗。因此，Virtex-5 系列产品和竞争性高性能 FPGA 产品相比，在静态功耗方面具有真正的优势。

动态功耗

动态功耗为65纳米 FPGA带来一些其它方面的挑战。动态功耗的公式为：

动态功耗 = CV2f

其中C是结点开关时的电容，V是电源电压，f是开关频率。65纳米工艺节点使 FPGA 的逻辑能力和性能比传统器件有了显著提高，也就是说更多的结点工作在更高的频率上。如果其它方面的条件不变，动态功耗将会增大。

但是，对于65纳米工艺节点的动态功耗而言，也有一个好消息：FPGA 核心的电源电压（V）和结点电容（C）通常在每一代新工艺中都会下降，从而使得动态功耗比上一代 FPGA 有所下降。

Virtex-5 器件中，核心电源电压（VCCINT）从Virtex-4 中所使用的1.2V下降到1.0V。由于寄生电容变小（与更小的晶体管相关），以及逻辑块间的互联线长度变短、电容变小，使结点电容减小。此外，Virtex-5 器件在金属互联层之间使用了一种介电常数较低的材料。

Virtex-5 器件的平均结点电容比Virtex-4 器件大约减小了15%。加上电压降低带来的好处，至少相当于将 Virtex-5 器件的核心动态功耗降低了35-40%。

除"工艺尺寸缩小"到65纳米所带来的固有的35-40%的动态功耗降低外，Virtex-5 器件的架构创新，还能进一步降低每个设计的功耗。大多数可增加动态功耗有的结点电容，是由逻辑功能间的互连线引起的。新型 Virtex-5 架构在两个方面从根本上减小了连线电容：