利用Virtex-5 FPGA实现更高的性能

在FPGA|0">FPGA系统设计中，要达到性能最大化需要平衡具有混合性能效率的元器件，包括逻辑构造(fabric)、片上存储器、DSP和I/O带宽。在本文中，我将向你解释怎样能在追求更高系统级性能的过程中受益于Xilinx® 的Virtex™-5 FPGA构建模块，特别是新的ExpressFabric™技术。以针对逻辑和算术功能的量化预期性能改进为例，我将探究ExpressFabric架构的主要功能。基于实际客户设计的基准将说明Virtex-5ExpressFabric技术性能平均比前一代Virtex-4 FPGA要高30%。

利用新的逻辑构造(在里面你可以实现诸如计数器、累加器和RAM/ROM存储)和可用的硬IP模块、存储器及DSP(经最优化以运行在高达550MHz的时钟速率)，Virtex-5 FPGA无疑是针对高性能设计的平台选择。

ExpressFabric的性能

自从上世纪80年代中期第一颗FPGA问世以来，大多数FPGA的逻辑构造一直是基于相同的基本四输入查找表(LUT)架构。Virtex-5家族是第一个提供完全独立输入(不共享)的真正6输入LUT(6-LUT)构造的FPGA平台(图1)。向6-LUT构造架构转移为65nm的Virtex-5 FPGA家族提供了在关键路径延迟-决定逻辑构造性能的因素-与裸片面积之间的最有效折衷。

图1：Virtex-5可配置逻辑模块(CLB)构成两个逻辑片，每逻辑片利用4个提供更少逻辑级好处的独立6-LUT。 随着工艺技术的进步，互连时间延迟能占关键路径延迟的50%以上。赛灵思已经为Virtex-5 FPGA开发了新的互连模式，通过较少的跳跃(hops)到达更多的地方来增强性能。新的模式增加了两到三跳之内可以到达的逻辑互连的数量。此外，更为有序的路由模式使Xilinx ISE™软件更容易找到最优化的路由。所有互连功能对FPGA设计工程师都是透明的，但是，将转变为更高的整体性能和更容易设计的可路由性。本质上，Virtex-5模式根据距离提供快速可预测的路由。 通过把新的6-LUT构造与进位链、专用多路选择器和触发器(与把这些单元连接起来的独特方法)这样的特殊功能相结合，创造了非常卓越的性能和实现逻辑及算术功能的效率。 多路选择器(MUX)就是清楚地说明ExpressFabric技术好处的例子之一。在Virtex-4架构中实现一个4:1 MUX需要两个4输入LUT和一个MUXF模块；同样的4:1 MUX现在可以在Virtex-5器件中用一个LUT来实现。类似地，在Virtex-4架构中实现一个8:1 MUX需要四个LUT和三个MUXF模块；而新的Virtex-5架构仅仅需要两个6-LUT，因此，性能更高且逻辑利用更佳，如图2所示。 图2： Virtex-5 FPGA与Virtex-4 FPGA在8:1多路选择器实现上的比较。 与过去的Xilinx FPGA家族一样，Virtex-5 Slice L(逻辑片)利用专用的进位链可以实现逻辑功能、寄存器和算术功能。稍微更复杂的Slice M(存储器片)提高了在LUT(SRL)内部实现分布式RAM及移位寄存器的性能。 由ExpressFabric架构所提供的各种各样改进当中，新的进位链结构(carry chain structure)当被用于实现算术运算时实质上产生了更高的性能，其对关键路径延迟的影响可以在表1中的若干例子容易地看到。 表1：Virtex-5 FPGA与Virtex-4 FPGA在实现算术功能上的比较。 分布式存储器功能如LUT RAM或ROM也以若干方式从较大的LUT构造获益。新的宽高比容许更为密集地包装小的存储器功能，从而引向重大的性能好处，如表2所描述。 表2：Virtex-5 FPGA与Virtex-4 FPGA在实现基于LUT的RAM/ROM上的比较。 由已改进的具有6-LUT架构的逻辑构造和互连结构所提高的性能是有重大价值的，但是，这仅仅是开端。 大多应用需要的片上RAM比基于LUT的RAM能提供的要多。利用增强的Virtex-5模块RAM，你可以实现更高的片上存储器性能。 模块RAM性能 随着向65nm的转移，Virtex-5模块RAM的时钟速度获得了10%的提升，达到550MHz。然而，为了实现目前大多应用所渴望的性能，模块RAM需要的不仅仅是速度更快，而是需要规模更大。 Virtex-5模块RAM 的规模已经加倍到36 kb。这个较大的模块规模(由两个18kb存储器构成)在简单的双口模式中将支持72位数据字，因此，把模块RAM的带宽提高了一倍。此外，Virtex-5 FPGA提供专用的连接，使你能够在模块RAM行中把两个相邻的36kb模块RAM级联起来，因此，实现一个运行在最大550MHz 速率的72kb存储器。 不断加大的FPGA的实用性已经加速了把更多子系统集成到单一器件之中的趋势，使得对多个时钟域进行接口的必要性更为普遍。Virtex-5器件通过提供集成逻辑来简化灵活和有效的FIFO的实现来适应这种趋势。 通过这种增强的组合，Virtex-5模块RAM提供更多片上存储器，更容易构建FIFO，并获得更高的带宽。