利用Virtex-5 FPGA实现更高的性能
图3：根据利用ISE 8.2i软件实现的一套74个客户设计的比较。 图4：Virtex-5 FPGA性能的改进。 DSP性能
作为一种针对高性能DSP应用的可行解决方案，FPGA的认知度日益增加是理所当然的。无论作为一种协处理器或一种针对更为苛刻应用要求的单机解决方案，FPGA都不断提供最佳的性能、功率和成本组合。
为了满足对更高DSP性能看来贪得无厌的需求，赛灵思的Virtex-5 DSP性能在时钟速率和精度两个方面都居于领先地位；时钟速率已经提高到550MHz，而精度已经从18 x 18 位提高到25 x 18位。
赛灵思也针对累计器链实现而优化了Virtex-5 DSP48片，其强大的性能使创建非常有效的高性能滤波器成为可能。在每一个DSP48片输入和输出上的专用路由资源允许在一行内把任意数量的片链接起来。这种专用的路由确保在链中的每一个DSP48片将以全速运行而不消耗任何构造路由或逻辑资源，因为其它FPGA需要。综合起来看，这些改进把实现通用高精度功能所需要的资源数量减少了一半。例如，对于35 x 25位乘法，采用Virtex-4 FPGA就需要四个DSP48片；在Virtex-5 FPGA中具有更宽的DSP模块可用，实现这种乘法功能只要采用一半的DSP48片。
I/O带宽性能
随着性能基准的进展，FPGA能处理数据的速度与器件I/O带宽的前后使用情况有关，它就是大量数据能被搬移到器件上及从器件上卸下所用的速度。当利用外部存储缓冲器时，接口必须比数据处理率至少快两倍，因为数据既要写出也要读回FPGA之中。
通过既提高每一个引脚的数据率，又利用更大的封装来增加可用I/O的数量，Virtex-5 FPGA提高了Virtex-4的带宽。例如，对于流行的存储器接口如DDR2 SDRAM，每一个引脚的带宽已经从534 Mbps提高到了667 Mbps；数据I/O的数量-当考虑SSO要求时-已经从32增加到了576。
客户设计基准
为了进一步评估由Virtex-5 FPGA逻辑构造所提供的性能改进，我们利用赛灵思的ISE软件实现了一组客户设计。
这些设计完全采用VHDL或Verilog编写。我们利用库组件或综合参考的直接调用方法实现了一些像存储器和FIFO那样的特殊设计单元，但是许多是利用由CORE Generator™软件生成的EDIF模块实现的。
对于这些基准，我们采用Synplicity公司的Synplify Pro工具以时序驱动方式执行综合，并利用严紧和现实的约束来有效地测量性能。完成这一点就确保所有特殊优化和逻辑复制获得了使用。
在ISE软件中的实现是把布局和路由努力设置到"high"来完成的。时钟被以5%的增量反复增加，直到该设计不能满足设计约束。
结果是-与利用Virtex-4 FPGA实现的设计相比-平均性能提高了30%，如图3所示。
在展示适度改进的设计中，要么具有较少的逻辑级，要么为使用硬IP模块或改进性能的进位链结构提供很少的机会。
图4通过把Virtex-5 FPGA对前一代Virtex-4 FPGA的性能改进进行分类做了总结。
利用其新的ExpressFabric技术和对其它高性能硬IP及I/O的紧密耦合，与前一代架构相比，Virtex-5 FPGA家族表现了重大的性能提升。
作者：Adrian Cosoroaba 赛灵思公司市场经理
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