利用 Virtex-5 FPGA 降低功耗

图2： 计数器标准设计的动态功耗比较

6-LUT 结构和改进的互联模式，通过降低平均结点电容来降低核心的动态功耗，效果远远超过仅使用65纳米工艺所带来的改进。图2显示了来自标准设计的核心动态功耗的测量结果，其中每个 Virtex-5 器件和 Virtex-4 器件中都有1024个8位计数器。这些实际的测量结果显示，工艺和结构上的共同优化所带来的动态功耗的降低超过了50%。

硬IP模块

Virtex-5器件中包含的硬IP模块（专门用来实现一些常用功能的电路）的数量，超过业界其他任何一款 FPGA。相比使用通用 FPGA 逻辑而言，使用搭载这些模块的 FPGA 设计来实现这些功能，可进一步降低功耗。

与 FPGA 结构不同，这些专用的模块中只有实现所要求的功能必需的晶体管。并且没有可编程的互联，因此互联电容最小。较少的晶体管和较小的结点电容能降低静态和动态功耗。从而使这些专用模块在实现相同功能的同时，功耗只有使用通用 FPGA 结构的十分之一。

除增加新型的专用模块外，Virtex-4 器件中融合的很多模块，在 Virtex-5 器件中都被重新设计，以增加新的特性，提高性能，降低功耗。例如，Virtex-4 系列中18-Kb 的 block RAM 存储器在 Virtex-5 器件中被增加到了36-Kb；每个 block RAM 能被分成两个独立的 18-Kb 的存储器，以便向下兼容 Virtex-4 的设计。

有趣的是，从功耗的角度来看，每个 18-Kb 的子模块由两个 9-Kb 的物理存储阵列构成。对于大多数的 block RAM 配置，任何对于 block RAM的读写请求一次只需要访问 9-Kb 物理存储器中的一个。因此其余的 9-Kb 存储器能在不被访问时被有效地"关断"。在过渡至65纳米工艺所带来的功耗降低的基础上，这种结构又使功耗进一步降低了50%。这一对于9-kB 模块的"乒乓"访问是新的 block RAM结构所固有的，这就意味着使用这项功能不需要用户或软件来进行控制。它能动态并自动地进行，使所有使用 block RAM的设计降低了大量的功耗，并且不会影响模块的性能。

Virtex-5 器件中专用的 DSP 元件也进行了大量的改进，以实现更多的功能，提高性能，并降低功耗。在片与片的比较中，新型的 Virtex-5 DSP 片的功耗比 Virtex-4 DSP 片的功耗降低了大约40%。这主要归功于前面所讨论的65纳米工艺中电压和电容的减小。

然而，由于 Virtex-5 DSP 片具有更强的功能和更广泛的接口，许多 DSP 运算通过利用这些附加的功能进一步降低了功耗。在许多情况下，当使用新型 DSP 片的全部功能时，总功耗最高可降低75%。请记住即使你不是在设计一个 DSP 产品，也能使用 DSP 片来实现标准的逻辑功能（计数器、加法器、桶式移位器），这样会比在标准 FPGA 逻辑中实现同样的功能节省功耗。

最后介绍的经过改进的专用模块是 Virtex-5 系列的 LXT 平台，其中包括了几吉位的串行收发机，能以高达 3.125Gbps 的速率工作。这些 "SERDES" 模块在实现时着重考虑了低功耗需求。每个 Virtex-5 LXT 器件中的全双工收发机在 3.125Gbps 的速度下的总功耗小于100毫瓦，与Virtex-4串行收发机相比降低了大约75%。

图3：典型设计中现有 FPGA 的功耗比较 结论 Xilinx 公司悠久的创新历史能够追溯到20多年前第一块 FPGA 的发明。因此 Xilinx 公司理所当然地成为第一家在深亚微米技术中将降低功耗作为首要任务的公司。与 Virtex-4 系列产品一样，Virtex-5 器件也采用了一系列工艺和架构上的革新，力求在提供尽可能低的功耗的同时，仍然使性能提高30%或更多。 如图3所示，Virtex-5系列产品的静态功耗与 Virtex-4 器件相当，但比竞争性 FPGA 具有明显的优势。作为唯一的65纳米 FPGA，Virtex-5 器件核心的动态功耗比市场上其它高性能 FPGA 低至少35-40%。像新型 6-LUT 和对角线对称的互联等架构上的革新，使实际核心动态功耗进一步降低了50%或以上。此外，利用数量空前的专用模块进一步降低了功耗。 欲获取更多关于如何利用 Virtex-5 器件低功耗性能的资料，请访问www.xilinx.com/cn//power。