基于ADSP-BF537的视频SOC验证方案设计

有效数据，防止因ADSP对外读写时序设置不合理而造成系统不能正常运行。

6 FPGA实现

本模块的设计是用于FPGA验证用途的，对于大型视频SoC系统的FPGA实时验证，往往需要采用大容量的FPGA，因此本设计采用Altera Stratix II EP2S60器件进行FPGA验证。采用Quartus综合和布局布线后，一共需要140个ALUT和131个寄存器，最快时钟可以达到300MHz。因为ADSP可以设置外部Memory总线的读写时序，所以对外访问的速率不是惟一的。为了实现16位到32位的转换虽然增加了读写的次数，但因为ADSP外部Memory同步时钟频率调整范围很大，因此本设计完全可以满足IP核功能验证对频率的要求，对于视频SoC内部基本AHB总线和APB总线上的功能模块都能正确实时验证。基于ADSP-BF537内部嵌入的Blackfin处理器及其DSP接口，已经利用本接口模块成功地验证了AHB总线上的H264和MPEG一2的encode与decode加速器、Ethernet MAC控制器、SDRAM控制器以及APB总线上的UART、TIMER、AC97、GPIO和LCD控制器等低速外设。

随着验证环节在SoC产品开发过程中所占时间和开销的迅速增加，Altera和Xilinx在其大容量FPGA芯片产品中，都集成了特定类型的CPU作为系统处理器，但它们都受到特定FPGA器件的限制[6]。因此利用ADSP内嵌的强大Blackfin处理器和丰富的DSP外设，可以有效地提高验证的效率和功能的完整性。本文的总线接口模块的设计对具有不同读写时序的验证板的正常工作起着重要的作用，SoC原型的搭建必然要求本模块能真实反映实际AHB总线的动作，这样对于保证各个功能模块的完整性和实时工作将起很大的作用。