模拟混合验证官︱Table Model是什么？可以和大数据联系起来

，否则一般都不需要Model。如果进入一个Model的inputcontrol/signal不符合Model里面的预期，是否就要有assertion，就要报错。

总之，哪些要Model，哪些不Model，Model到什么级别，Model和Design 的关系等等，都需要Plan。下手吭哧吭哧具体干活前，把Plan想清楚，才能让功夫花在刀刃上。我挺喜欢猎豹傅盛有篇文章里面提到的一个图（见下），做事情把想法想清楚，Plan做彻底，那么在相同的时间内，行动的斜率就高、收获就大。所以做Model前一定要Plan！

5. 对写出来的Model"不"做验证，就是耍流氓
只写出来Model，而不对Mode进行验证，这就是耍流氓。就像只生孩子、不养孩子，这就是耍流氓。

对Model的验证，包括利用相同的TestBench，对于Model和Schematic出来的结果的验证。验证Model和电路类似，有Block级Schematic和Model的吻合，还有Sub-System能够能通畅的利用Model仿真、以及Model和Sub-System的吻合。更有Model和整个Top的吻合度。当对Schematic做各种加法、形成Model的时候，其实在项目中，很多时候是在流片回来之后，为了和测试吻合，把Schematic上面加各种东西而形成的Model。

6. Model EDA方面，Cadence有SMG和amsDmV工具
Cadence确实给了很多Model的例子。如果大家用的是Cadence家给的工具的话，以下路径就有例子：
/ICXXX/tools/dfII/samples/artist/bmslib

SMG
Cadence为了能够让喜欢"Graphical"的Analog工程师写代码方便点，开发了一个Schematic Model Generator的工具，在Virtuoso里面：CIW--> tools --> Behavior Modeling --> Schematic Model Generator。

它的主要好处是把一些pin，你自己定义好了，他们给你最规范的code；另外就是提供了一些很多内置的Model的小模块BBT(BuildingBlock Text),其实就也是一些example的code，然后让你自己根据自己的schematic，利用这些BBT积木，去搭建城堡。

不过，注意，请注意，工具目前还是不能完全支持一个"schematic进、code出"的So智能的活儿；参见Cadence给的下图。ADVer，你们做Model的工作，暂时计算机还是代替不了的。

amsDmv
前面说过了，不做验证的Model上来就用，这就是耍流氓。所以做Model，肯定要和Schematic去吻合。用相同的TB打打，看看关心的结果是否符合预期。问题是很多Schematic经常变，Model本来做完了，可以伸伸懒腰打打哈欠，大功告成了；结果Designer又变化东西了；怎么让这种反复迭代轻松点？Cadence又给了一个工具，叫amsDmv(AMS Design and Model Validation)：在Virtuoso里面：CIW--> tools --> Behavior Modeling --> Model Validation。

它可以利用ADE的结果，去比较你关心的schematic和Model仿真的波形，可以设置两者结果比较的精度tolerance，以及踢掉不想比较的东西(exclude)等；更可以做最基本的Pincheck等。

以上两个Tool，调查周围朋友的结果是：用的人很少。Cadence的一些培训教材也把它们标志成Optional的章节。

小结
以上就是本次文章关于Model的整体概述。感谢朋友们对本文的建议和意见；欢迎更多公众号朋友提供反馈（可惜我还木有被微信团队认定为原创公众号啊，所以只能消息留言了；微信公众号背后的神秘团队，请审核我是原创！）。下期节目我们将深入一个技术细节，谈一个在VerilogAMS和RVM Model中，发挥着重要作用的一个KeyWord，叫Wreal。

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系列汇总：

之一：谈模拟混合信号设计验证？先从这个职位说起吧！

之二：DV这个职位不是说服了老板就能招到人！

之三：DV说"鬼知道我经历了什么？"

之四：模拟混合验证如此重要，ADV的前辈们也非等闲！

之五：Model的本质目标就是"时间+精度"

之六：做Model就做两件事：做加法、做减法