专家：FinFET具发展潜力但也充满风险

在新思科技(Synopsys)于美国矽谷举行年度使用者大会上，参与一场座谈会的产业专家表示，鳍式电晶体(FinFET)虽有发展潜力，但也有风险，而且该技术的最佳时机尚未达到。

来自晶圆代工业者 Globalfoundries 的技术主管指出，该种 3D电晶体架构将在14奈米制程节点带来性能的提升，功耗也会比目前 28奈米制程降低60%；不过也有其他与会专家指出，该种电晶体架构因为电容增加，使得一些设计上的老问题更加严重，同时带来新挑战。

处理器设计业者Cavium Networks的IC工程副总裁Anil Jain表示，与目前的 28奈米制程相较，FinFET每微米(micron)闸极电容(gate capacitance)增加了66%的电容，回到与过去130奈米节点平面电晶体架构的水准；他补充指出，电容会让高阶晶片的性能提升与动态功率微缩(dynamic power scaling)受限。

「我们拥有这些美丽的(3D)电晶体，但我们无法让它们跑太远；」Jain指出：「动态功率会失控。」此外他也表示：「我们这些设计高性能元件的人，还没看到核心电压(core voltage)微缩方面有太多改善。」

Jain呼吁 EDA 供应商提供在控制交换功率与隔离电磁缺陷(isolating electromagnetic faults)方面表现更好的设计工具：「FinFET并非容易转换的技术，直到成功的那天我们都得为此付出代价，所以拜托不要让我们倾家荡产。」

高通(Qualcomm)晶片设计部门工程副总裁Michael Campbell则表示，不同晶圆代工厂的FinFET架构：「很类似，但并非完全一样。你只能在特定的方向蚀刻，而且蚀刻工具是共用的──这些是它们有相似性的原因──但各家晶圆代工厂其实在空间壁(spatial walls)与扩散(diffusion)方面用的技巧不同。」

Campbell指出，从英特尔(Intell)的22奈米 FinFET 图片可以看到不规则的锥状壁(tapered wall)，那可能会冲击平面电晶体的缺陷模型：「这需要新的测试技术以及非常密切的合作夥伴关系，才能完成适当的可测试设计。」

而Campbell表示，在EDA领域，新思的：「Yield Explorer是很不错的工具，但仍是锁定平面电晶体架构──该公司需要推出针对3D电晶体架构的工具。他指出，无论是新思或其他EDA供应商的设计工具，都严重缺乏将简易的ATE图形压缩的方案，以供向后查找缺陷。

2014年底可望看到FinFET架构晶片？

如果以上的问题能获得解决，Jain与Campbell都预期会在 2014年底看到一些首批14奈米FinFET晶片问世。

「我会说该制程技术已经接近准备就绪，但设计流程还在开发阶段。」Campbell：「目前我们已经打造出2,000万闸的(14奈米FinFET)测试晶片，但未来商用产品将会达到20亿闸。」他的说法为该技术的未来发展提供了一些评量参考。

新思IP核心业务总经理Joachim Kunkel则从另一种角度提供了FinFET技术迄今进展的概要，他的部门在 2012年4月完成20奈米测试晶片投片，采用双重图形(double patterning)，展现可运作的MIPI、PCI Express与USB等介面功能；接下来的14奈米晶片会是功能比较简单的元件，主要锁定记忆体功能，不过还未出厂。

「FinFET的设计参数跟平面电晶体大不相同。」Kunkel指出：「目前各家晶圆代工厂FinFET制成之间的差异性很明显，让我们每次(进行IP开发)时都得重头开始；而且大多数FinFET制程与设计工具仍在开发阶段，也让该工作加重。」

高通的Campell补充，FinFET：「会让你需要彻底重新评估元件架构──包括区分元件以及最佳化的方法──这是一大改变。」无论如何，如Globalfoundries设计解决方案副总裁Subramani Kengeri所言：「整个产业界正在尝试达成第一代FinFET元件的及时量产(time to volume)。」

Kengeri指出，为了赶上已经量产22奈米FinFET制程的英特尔，晶圆代工业者已经同意采取两个步骤：一是因应20奈米节点采用193奈米微影、双重图形技术的需求，二是在仍采用20奈米制作「后段(back end)」互连导线的制程节点，将14奈米FinFET加入「前段(front end)」制程运用的元件。

三星(Samsung)逻辑元件基础架构设计中心资深副总裁Kyu-Myung Choi重申，该公司已经承诺在2013年底将让「风险量产(risk production)」用的14奈米FinFET制程准备就绪；而Choi与Kengeri都表示，目前14奈米节点的良率以及性能表现都合乎预期。