• · 16.6 顶层阻焊消失，底层的还在，更新pad后情况反过来，到底是什么原因？加10分。11-06
• · cadence 改变走线线宽如何设置快捷键？11-06
• · 请问16.3以上的版本如何为通孔添加背钻信息11-06
• · 请教Allegro在建封装库时如何处理无用的PIN11-06
• · 请大家帮我解答个问题，头疼。11-06
• · 关于负片网格铜的问题11-06
• · 有用GV7601做HDSDI转bt1120的没？望能不吝赐教，先谢谢啦！.11-06
• · cadence的一个操作。11-06
• · allegro如何制作一个类似屏蔽罩的表贴封装11-06
• · 大家帮我看一下差分对设置问题11-06
• · allegro 16.5导出emn文件的bug11-06
• · 16.6团队协同设计11-06
• · BGA下面铺铜的问题11-06
• · allegro 16.3打开另一16.3设计的brd文件总是报如图11-06
• · 如果走线已经走好，在不删除走线的前提下，要在走线中间添加连接的器件，如何实现？11-06
• · 请问一下如何在cadence中输出 4FILM_SETUP.txt 这样的文件啊11-06
• · allegro 16.5铜皮显示效果在哪里设置？11-06
• · base copper weight & plating thinkness区别11-06
• · SMD Pin to Thru Via Same Net Spacing11-06
• · 出gerber出现以下warning怎么办11-06
• · 谁用过这个封装的能告诉一下物料号或者datasheet？11-06
• · 请问阻焊层里pin的大小可以设成和实际pin的大小一样么？11-06
• · allegro的捕捉个吸附11-06
• · 关于SIP （system in package） 的问题11-06
• · 4片DDR311-06