• · 缩放死机11-07
• · allegro 丝印层能填充实心shape么？11-07
• · ddr3，数据线跟地址线可以同层吗11-07
• · Capture 元件位号 自动编号11-07
• · Allegro16.6 IDF_OUT问题11-07
• · 请教，Allegro中有没有办法使高亮的元件集中在一起？11-07
• · 哪个操作可以实现网络在过孔焊盘之间中心对齐？11-07
• · 用cadence allegro从别人的brd pcb文件导出的封装中flash焊盘丢失11-07
• · 生成网表没反应是咋回事？11-07
• · allegro里移动器件能不能连焊盘上已经连好的线一起移动11-07
• · 对铜皮edit Boundary后不避让route keepin的问题11-07
• · allgero 更新是出现 Via List 错误，怎么破？11-07
• · Allegro出gerber时报警告。求大神解决，谢谢11-07
• · 关于器件的扇出问题？11-07
• · 为何使用模块复用的时候shape上的过孔有时候不能复用？11-07
• · ORCAD导出网表问题11-07
• · allergo原理图里添加mark 点导入到PCB中？11-07
• · Allegro copy线孔时总有些线没连上报短路错误，有些也连好了11-07
• · 右下視窗 都沒有亮區域 請問是那設定有 問題11-07
• · 一个拼版使用了邮票孔和V-CUT两种，11-07
• · flash版本的问题求flash_convert.exe这小工具11-07
• · 求一个12层-2阶-1.6MM的叠层参数 谢谢！11-07
• · 內層負片變成這樣 誰可以救我11-07
• · 测试点是否需要上锡呢？11-07
• · 系统级封装SiP原理图设计11-07