微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > allegro线间距规则设置

allegro线间距规则设置

时间:10-02 整理:3721RD 点击:
遇到一个很奇怪的问题,各位大神请指教一下:
在规则约束管理器中设置的line to line的间距为CSet DEFAULT
画完两根线后DRC报错显示line to line的间距为CSet 15MS,
感觉规则设置好像没同步过来,



已解决,可忽略

那为什么会报错

因为建了一个大的15MS的组,这两条线在这个组里,虽然选择的是default,但是是按15MS来的,从这个组里移除这两条线就可以了

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top