DDR的的CLK需要比控制Address/Command、Control 长多少？
时间：10-02
整理：3721RD
点击：
RK2918__DDR3的注意事项里有下面这句话：
据实测分析，CLK 需要做200ps 左右的附加延时才能与Address/Command、Control 时序对齐。所以，要求PCBLayout 时CLK 差分对应比Address/Command 、Control 长
1000mils~1200mils。
CLK需要比[size=14.0000009536743px]Address/Command、Control长多少?也有很多资料中并没有提[size=14.0000009536743px]CLK需要比[size=14.0000009536743px]Address/Command、Control长的要求，大家一般怎么做?
据实测分析，CLK 需要做200ps 左右的附加延时才能与Address/Command、Control 时序对齐。所以，要求PCBLayout 时CLK 差分对应比Address/Command 、Control 长
1000mils~1200mils。
CLK需要比[size=14.0000009536743px]Address/Command、Control长多少?也有很多资料中并没有提[size=14.0000009536743px]CLK需要比[size=14.0000009536743px]Address/Command、Control长的要求，大家一般怎么做?
芯片有设计要求最好按照要求来
对应的芯片layout设计要求有约束规则，照着来就是，算时间不一定准，芯片内部还有封装延时
按照芯片的datasheet来，不同芯片要求不同
按照协议来
有些芯片没写这个要求怎么弄，之前有做过没有加长的要求。
你都做过了，那就按你做的来啊
一般就等长
先按芯片要求做，没的话，建议线走短点