微波EDA网,见证研发工程师的成长! 2025濠德板€楁慨鐑藉磿閹达箑绠柨鐕傛嫹02闂傚倷绀侀幖顐︽偋閻愬搫绠柨鐕傛嫹23闂傚倷绀侀幖顐﹀窗濞戙垹绠柨鐕傛嫹 闂傚倷绀侀幖顐も偓姘煎櫍瀹曚即骞囬濠呪偓鍧楁煥閻曞倹瀚�闂傚倷绀侀幖顐﹀窗濞戙垹绠柨鐕傛嫹
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 我的6层FPGA板, 请大家指点.

我的6层FPGA板, 请大家指点.

时间:10-02 整理:3721RD 点击:
layer 01:
闂傚倸鍊风粈渚€骞夐垾鎰佹綎缂備焦蓱閸欏繘鏌熼锝囦汗鐟滅増甯掗悙濠囨煏婵炑€鍋撻柡瀣墵濮婅櫣鎹勯妸銉︾彚闂佺懓鍤栭幏锟�...


layer 02:
闂傚倸鍊风粈渚€骞夐垾鎰佹綎缂備焦蓱閸欏繘鏌熼锝囦汗鐟滅増甯掗悙濠囨煏婵炑€鍋撻柡瀣墵濮婅櫣鎹勯妸銉︾彚闂佺懓鍤栭幏锟�...


layer 03:
闂傚倸鍊风粈渚€骞夐垾鎰佹綎缂備焦蓱閸欏繘鏌熼锝囦汗鐟滅増甯掗悙濠囨煏婵炑€鍋撻柡瀣墵濮婅櫣鎹勯妸銉︾彚闂佺懓鍤栭幏锟�...


layer 04:
闂傚倸鍊风粈渚€骞夐垾鎰佹綎缂備焦蓱閸欏繘鏌熼锝囦汗鐟滅増甯掗悙濠囨煏婵炑€鍋撻柡瀣墵濮婅櫣鎹勯妸銉︾彚闂佺懓鍤栭幏锟�...


layer 05:
闂傚倸鍊风粈渚€骞夐垾鎰佹綎缂備焦蓱閸欏繘鏌熼锝囦汗鐟滅増甯掗悙濠囨煏婵炑€鍋撻柡瀣墵濮婅櫣鎹勯妸銉︾彚闂佺懓鍤栭幏锟�...


layer 06:
闂傚倸鍊风粈渚€骞夐垾鎰佹綎缂備焦蓱閸欏繘鏌熼锝囦汗鐟滅増甯掗悙濠囨煏婵炑€鍋撻柡瀣墵濮婅櫣鎹勯妸銉︾彚闂佺懓鍤栭幏锟�...


看着还不错!

画得很不错

比我画的好

brd放出来呗

画得挺好的

为什么不把第四层全部作为电源层,第五次全部作为地层?

建议fpga的核心电源(vcc_1v0)铜皮加宽,目前进bga区域的铜皮太窄了,并且走的比较远。

走个ddr用了4层线,这个对于专业的pcb来说还差点意思

小编不错!有钱途

修改了一下顶层和电源层的电源部分:
闂傚倸鍊风粈渚€骞夐垾鎰佹綎缂備焦蓱閸欏繘鏌熼锝囦汗鐟滅増甯掗悙濠囨煏婵炑€鍋撻柡瀣墵濮婅櫣鎹勯妸銉︾彚闂佺懓鍤栭幏锟�...



闂傚倸鍊风粈渚€骞夐垾鎰佹綎缂備焦蓱閸欏繘鏌熼锝囦汗鐟滅増甯掗悙濠囨煏婵炑€鍋撻柡瀣墵濮婅櫣鎹勯妸銉︾彚闂佺懓鍤栭幏锟�...


ddr走线都没有参考地,信号完整性会差一些。

参考自身的电源就可以
个人感觉横着放比较好走  线也会短点

建議你拆掉重走,疊構改成  TOP/L2GND/L3IN1/L4VCC_IN2/L5GND/BOT.
TOP/L3 Ref L2 , BOT/L4VCC_IN2 Ref L5GBD.

4层应该就能搞定.

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top