DDR3--双面对贴(4片--16bitX4）--地址线T型拓扑是否可行？
8层PCB，我查下DDR3基本是fly-by拓扑，但由于CPU出线和空间限制，T型拓扑是否可行? 或者那位大侠提供DDR部分类似的参考PCB? 非常感谢！
有现成的。在飞思卡尔（NXP）下载 i.MX6参考板，“面向智能设备的SABRE开发平台”
如果电容很多(每个Pin一个0402电容), 单面贴并不会增加多少空间,走线也更容易. DDR3的地址类线只能fly-by走线,别的拓扑就别想了
如果top/bottom层的DDR 数据线不是互联到一起的，不知道你怎么走数据线? 一共有32位啊，孔还那么密集。
我做过研究， 16BIT的，单面贴DDR3芯片比 双面脸对脸贴 所占的面积大10%左右。 如果不差这点空间，还是单面贴的好。
真正的高手，谢谢指导！
NXP官方那个就是T拓扑的,你看看就知道了.
必须可以啊，能走fly-by，不能走T?
NXP收购了FREESCALE, 个人接触过freescale的DDR CONTROLER的设计约束和他们的AE. 总体感觉是, 他们对DDR3,DDR4的设计并不是特别透彻. 他们会要求你这么做,那么做,只是因为公版上是那么做的, 无法提供数据支持. 做他们的DDR部分, 那是非常头疼的, 完全在黑盒子里, 你永远不知道那么做行不行---freescale给你的保证不一定靠谱！简单说,芯片厂的保证不一定靠谱~~~
大部分都是黑盒，虽然我们也想知道为什么。DDR本身也是十分复杂的，而且技术也在不断更新，找个内存厂商看LAYOUT指南比较好，不过大部分人没那个时间，而且DDR最终也是要用到处理器上的，处理器厂商不可能什么都告诉用户，但是他们的公板，是实实在在能用的产品，我们遵循他们的指南就行了
如图
啊
目前只接触过TOP BOT 各一片的
各两片的话fly-by和 T 拓扑都不会有太大的问题
请教一下： 怎么会只能节省10%的空间呢 芯片双面摆放 电容也是双面排放 这样的话空间省的不只是才10%吧有图参考么 ? 谢谢！
芯片双面放, 电容需要离芯片100/125mil远, 整个占的面积是芯片+电容. 芯片单面放, 电容在芯片背面, 所占的面积就是所有芯片所占那么大. 你可以摆摆看. 另外, 电容离芯片远, 电容还需要额外的过孔, 给走线增加难度. 单面放的芯片的电容和芯片共用过孔, 总的过孔总数变少了. 单面放的方案是最简单,简洁的, 对SI来说也是最好的.