cadence原理图输出allegro的网表总出错
时间：10-02
整理：3721RD
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原理图在DRC检查之后有几个warning，因为芯片有几个管腿悬空，生成allegro网表时不正确，都是按默认设置的，新手刚学，不知道怎么弄，求大神指导
描述的太笼统了，具体点。话说，无图无真相，发图或者发错误信息上来才好有针对性的解决。
悬空的管脚没有打叉吧
没有打叉，但在用PADS画PCB时网表什么都没问题的
[img]file:///C:/Documents%20and%20Settings/zwang/Application%20Data/Tencent/Users/1601932025/QQ/WinTemp/RichOle/L35N5(%60XG7NN1@VTO[6PWI9.jpg[/img] 是按，默认设置的，原理图在用PADS画的时候输出网表时没有问题的file:///C:/Documents%20and%20Settings/zwang/Application%20Data/Tencent/Users/1601932025/QQ/WinTemp/RichOle/FLAZ$4BT%25G~A)_%7BM%60D369.png
那个我重新换一个DRC检查没有错误的原理图还是不能生成网表，你知道是什么原因不
网表输出还是错误
默认设置
DRC没错
还是没有把错误提示的信息截图出来，第一幅图已经提醒你去看Session log文件了，要把那里面显示的错误信息解决才行。
是不是网络连错了或者footprint忘记填了