BGA信号部分能指定布线层约束指定信号组自动最佳出线吗？

可以在电气约束的wire里面约束，比如某些线只能走TOP，有些TOP+SIG03+BOT等，不是很方便，但可以实现，如果没有走对应层就会有DRC。

正在学习使用FSP
这个玩意在实际中用的多不多?好用不

FPGA用的不多，而且没用复杂了，感觉FSP挺NB的，但没了解。
这个约束个人基本没用过，一般用不到。

我最近在使用这个玩意  感觉还算可以
不过这个只能算一个预先规划布局
还得导入进allegro里面进行实际布线情况的布局规划
而且在fsp里面的组无法在allegro里面生产合理的bundle组
还得自己重新设置，麻烦