如何进行oracd与allegro的网表差异对比检查？

orCAD中的错误生成网表就错了,导入跟着错,对比也是发现不了的.orCAD中的错误只能仔细检查和LAYOUT中发现.

同求

我是想对比发现 导入pcb后 哪些元件的网络或者管脚次序存在错误
因为需要原理图与pcb同步（pcb是正确的）

像pads里面在导入前都可以先进行比对 确定哪些存在差异
不知在oracd与allegro之间是怎么操作的

原理图生成个网表，然后再PCB后成一个网表，两个网表对比不就行了

有个eco文件,,导入后那里可以看出那些变化....再有是不是就是对比两个pcb了?

我现在的一个比较麻烦的办法就是：
导入前从pcb生成管脚pin报告
导入后从pcb生成管脚pin报告
将报告分别复制到excel里面
删除掉无用的部分，将两组数据进行从上到下的对比
虽然效率低了，但是也算是直观的确定了问题，就是麻烦一些
如果有高效的skill程序检查就好了

应该怎么操作?

首先把PCB另存一个备份，然后导出PCB的网表(netlist的)，再次把原理图的更新到PCB，然后再用PCB导出一个网表（netlist的），最后用文档比较器比较两个网表的不同就可以了

Tools->Design Compare可以对两个BRD进行比较。

你的意思是说可以将导入前的brd与导入后的brd进行对比?
应该怎么操作，不是很熟悉这个功能

你有文档比较器没?

Ultraeidt可以在网上下载的

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