求助:不能在原理图中改变allegro 的布线宽度
时间:10-02
整理:3721RD
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线宽是灰的,不能更改
![](../imgqa/eda/Allegro/Allegro-3721rd.com-239493ankssfqil3.PNG)
把FILTER BY 改为allegro candance
建网表时,点击窗口里的Setup...按钮,然后点击Configuration File后面的Edit...按钮,把里面的 MIN_LINE_WIDTH=NO
改为YES
原来在这个地方 啊,找了好久
支持下 原来在这里
我也有一个问题:就是每给PCB导入网表一次,PCB里设定的规则都掉了,是怎么回事,这个问题困扰了几年,也没找到怎么解决
应该可以在Allegro的规则中重新设定吧