微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 求DDR3布线分组规则

求DDR3布线分组规则

时间:10-02 整理:3721RD 点击:
做DDR3布线,分组怎么处理,有没有好有文档呀

http://www.eda365.com/thread-93862-1-27.html
看看这个!

我想问下数据组和数据组之间有没有长度控制要求?因为我觉得比如cpu是32位的处理器,应该一次处理32位数据,两个字节的数据,这两个字节的数据应该在时序上也有一定的时序要求的

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top