ddr3布线 等长规则设置

大家好！
我正在画一个pcb，上面有一个ARM8+一片DDR3+一个PHY芯片（LAN8720A），关于DDR3和PHY的等长规则不太会设置
时钟走多少mil有没有要求?
地址控制命令与时钟匹配长度相差多少mil?
数据（DQ/DQS/DQM）与时钟匹配长度相差多少mil?
哪个长哪个短?
PHY上面的RMII信号是否需要做等长?
希望可以有好心人帮忙具体讲解下。谢谢了！

ddr3这么设置可以吗
clk                 940mil 950mil
dq/dqs/dqm         940mil 950mil
地址命令控制         850mil 1040mil