candence 16.6打包失败
时间:10-02
整理:3721RD
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各位大神,帮小弟看一下是什么问题哈,谢谢。
公司以前用16.3,最近升到16.6了,用Allegro design entry HDL打开了一个老的图纸,改了一个电阻,然后重新输出打包出现一下问题。
公司以前用16.3,最近升到16.6了,用Allegro design entry HDL打开了一个老的图纸,改了一个电阻,然后重新输出打包出现一下问题。
