微波EDA网,见证研发工程师的成长!
搜 索
首页
微波射频
射频和无线通信
天线设计
硬件设计
PCB和SI
通信和网络
测试测量
应用设计
研发杂谈
研发问答
首页
>
研发问答
>
PCB设计问答
>
Cadence Allegro
> 在设置约束的时候,bus和class有什么区别?
在设置约束的时候,bus和class有什么区别?
时间:10-02
整理:3721RD
点击:
约束设置,无论是Cadence还是其他的PCB软件,都是很重要的。但对于新手的我,却被几个概念弄得头晕目眩,其中有一个就是“bus和class有什么区别?”,望知情者解答,无论对错,交流发表意见,看法,都是乐意接受,谢谢!
上一篇:
如何为同网络不同器件引脚同时添加过孔
下一篇:
allegro 16.5 网表 拓扑
Cadence
Allegro
PCB设计
Orcad
相关文章:
怎么加光学点
参考层的定义疑问?
为什么打开约束管理器看不到建的总线呢
请问有没有人用candence 绘成PCB后手工洗过板子?
cadence16.6中为什么不能创建总线呢?
cadence 16.5视频教程68讲网盘免费下载
栏目分类
移动通信
微波和射频技术
无线和射频
PCB设计问答
硬件电路设计
嵌入式设计讨论
手机设计讨论
信号完整性分析
测试测量
微电子和IC设计
热门文章
cadence多版本同时安装和切换
高速PCB设计系列基础知识62|
为什么ORCAD的原理图不和alle
OrCAD capture生成netlist
关于SPB163的破解
我绕的一组DDR3数据线等长,请
gloss功能,大家平时都会用到
allegro16.6 user preferen
Copyright © 2017-2020
微波EDA网
版权所有
网站地图
Top