请教下高速走线的注意事项有哪些

大家好，请教下高速信号走线需要注意什么?
我这边有一个板子上有两组6.25gbps的差分信号，每组有4对，现在因为FPGA用的是小封装的，高速bank里面的线很交叉，所以4对差分是分散走的，而且层面上很紧张，有部分甚至需要在表层走线，请问这样子对信号有什么影响，有么有什么规避的办法?
板子是标准的PCIE板卡，板厚1.6mm，14层，国内工艺差不多已经把层数限制死了的

层数这么多  随便走   少打VIA（2个以下）不要跨MOAT

6.25GBPS，这样的高速线你会走内层还是外层?

期望走内层，但是现在内层没空间的，规划的时候优先走的客户要求比较高的ad互联，现在只有表层有空间走这个高速的，不知道表层会有什么问题没
层数有6个内层走线，但是fmc座子和fpga互联的网络太多，主要是有80对ad的互联差分太分散了，很占层面，用了4个层面，还说下两个内层，但是这两个内层有一个内层将一组4对6.25g的信号走完了，但是另一组太交叉了，一层没法走完