微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 求助,orcad层次设计

求助,orcad层次设计

时间:10-02 整理:3721RD 点击:
我有两张原理图,分别引出PORT,在根原理图中PLace BLock,如图所示,为什么在生成的网表中这些端口没连在一起,求大神指点一下


我也遇到了同样的问题。你是如何解决的?

个人觉得应该是下层原理图网络和端口没有连上,没文件不好说

先检查下电气规则和物理规则,看下没有报错?把报告贴上来看下,让大家研究下!

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top