能否提供Allegro元器件封装设计中关于各层边框的设计裕量？

RT，因为设计一个电路模块的封装，如果按照相关的裕量设计，可能会带来问题?如下图所示，一般来说，丝印层和边框尺寸一直，但是这样做，对于这个模块就会覆盖焊盘，所以我想问两个问题：1.这样做丝印层是否会带来问题?设计中能否灵活处理 2.是否有设计裕量的相关文档与标准?3Q

一般封装的外形尺寸跟器件的最大外形尺寸一致就行，经验值

谢谢，那么package_bould_top ,assemble_top,silkscreem_top 都是按这个尺寸吗 ?

可以啊，placebound和assemble两层只有设计人员才能看见，都可以按这个尺寸啊！因为器件的实际尺寸都会比图纸上标注的最大尺寸小

个人觉得，package_bound_top,按实际大小做就可，丝印，可以比实际大一点点，尤其是特殊部分，要求装配上元件以后还能看到丝印标识，例如方向标识开口标识等。assembly_top，一般比实际的要小一些，至于小多少，自己决定就好。assembly_top，我一般用在画PCB板的时候用，因为丝印比较大，器件多的时候间距比较小看着烦，我就只显示Assembly层。不知道这些个人想法能不能给你提供帮助

谢谢，你的意思是说Assembly_top不出GEBER吧，理解了