微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 设计修改后,更改网表,重新导入出错

设计修改后,更改网表,重新导入出错

时间:10-02 整理:3721RD 点击:
设计修改后,更改网表,重新导入后发现原有的覆铜如内层的GND网络被重新覆铜了,
虽然是动态铜也不自动避让,全部连在一起。
之前也重新导入过网表,也没有发现这种情况,操作上应该没问题。
请高手指点迷津。

GND的网络变了吧

应该是shape的类型跑掉了, 在status的状态下看看shape的类型,然后update DRC就好了啊

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top