微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 网表无法生成的问题!急!急!急!

网表无法生成的问题!急!急!急!

时间:10-02 整理:3721RD 点击:
大家好,碰到一个非常棘手的问题。
在原理图中,我添加了封装后,发现提示错误如下图所示。
但是我不知道为什么会出错,希望大家帮帮忙,指点指点。
先谢谢大家了。


没有封装嘛

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top