DDR2的布线必须进行仿真吗？

我的板子是altera  cyclone 3+ DDR2， 在FPGA的DDR2控制器中，需要设置一个参数：
”the time difference between the longest and shortest traces, which connect FPGA to memory device“，
不知道是指所有的DDR2信号线，还是指一组（dq，dqs）内的最短最长。
还有这个时间我能否大致根据布线情况给一个就行，还是必须进行严格的仿真然后按照仿真结果来设置?

cyclone3跑ddr2最高时钟不到200MHZ，何况还要用C6级别的器件，已经有人做过验证了，C8器件跑168MHZ可以完全不用等长。

没听说过必须要仿真。一般专业的layout做的PCB都不会有太大问题。