各位高手帮忙看下高速走线有什么弊端

图示所示黄色的的是DATA线，粉色的是address线。交叉的地方不好避免啊！请问影响会很大吗?
此图为DDR3的截图，使用的是通孔，大面积的铺铜是 GND铜箔。
请赐教

跟上帖

走线跨分割，对阻抗影响较大！

跨分割严重，等长绕的也不好，有一对儿差分线走的也有问题（加粗了）

正背面各两个DDR3，叠着放的。因为空间有限。
这是全部的层面。
请各位指点，这样的层叠顺序有没有啥问题

跨PLAN是说的跨VCC吧，差分线没办法  datasheet要求的线宽

跨PLAN  应该说的是跨越不同的属性的参考平面吧

沙发

你有两个信号层是相邻的，注意不要平行走线就可以了

DDR3,注意信号线间距，地址走菊花链。数据线上VIA之间间距过密。

一些chip离DDR有点近；