微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 差分对 设置的线间距怎么总是被报小于spacing rule,出现DRC错误,这是怎么回事?

差分对 设置的线间距怎么总是被报小于spacing rule,出现DRC错误,这是怎么回事?

时间:10-02 整理:3721RD 点击:
差分对,设置线宽线距时,NET_PHYSICAL_TYPE
里面的DiffPair primary gap(8)小于默认的spacing rule set(10),
出现DRC 错误?差分对的constraint还需要设置其他地方吗?

设置是没有问题的,估计是你没有把规则应用到网络上

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top