微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 请教,高度检查。

请教,高度检查。

时间:10-02 整理:3721RD 点击:
在封装里 已经设置好了 元件高度 , 在LAYOUT 布局时候怎么对某一个区域进行 高度限制?

先自己顶下,高手们快 现身 指点下

木有人 指点

可以在pcb的限高区域画上该层的PACKAGE KEEPOUT  shape,然后再赋这个shape属性高度:PACKAGE_HEIGHT_MAX,那样你的超高器件放在该shape区域,就会报错drc的。

太谢谢了。去实践下。

跟着学习,谢谢分享

应该是设置 PACKAGE_HEIGHT_MIN的值

哦,这样也行哈

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top